AR# 13966

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4.1i XST - 「ERROR:Xst:850 - Unsupported exactly equal expression」 というエラー メッセージが表示される

説明

キーワード : While, loop, Verilog, XST, for, VHDL, ループ

重要度 : 標準

概要 :
Verilog で exactly equal または unequal ステートメントを使用すると、次のエラー メッセージが表示されます。

"ERROR:Xst:850 - "project_file.v", line xx: Unsupported exactly equal expression."

ソリューション

exactly equal または unequal 表現は、現在サポートされていません。これは、[===」および [!==] という演算子です。

この問題は、将来のリリースでサポートされる予定です。

当面の間、standard equal または unequal 表現の [==] および [!=] を使用するとこの問題を回避できます。

この問題は 5.1i リリースで修正されています。
AR# 13966
日付 08/06/2003
ステータス アーカイブ
種類 一般
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