UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 14280

XST - 「WARNING:Xst:863 - "<file>.v", line xx: Name conflict (<name> and <NAME>, renaming name as name_rnm0)」という警告メッセージが表示される

説明

キーワード : rename, Verilog, synthesize, synthesis, 合成

重要度 : 標準

概要 :
XST で Verilog デザインを合成すると、次のような警告メッセージが表示されます。

"WARNING:Xst:863 - "<file>.v", line xx: Name conflict (<name> and <NAME>, renaming name as name_rnm0)."

これはなぜですか。

ソリューション

Verilog では、大文字/小文字が区別されますが、合成後に使用するツールでは区別されません。 大文字/小文字の問題を回避するため、解析中に XST により信号名が自動的に変更されます。 最初のインスタンス名はそのまま残りますが、それに続くインスタンス名には末尾に _rnm# が付きます。 # に入る数は、最初は 0 ですが、インスタンスが増えるに従って増加します。

この警告メッセージと名前の付け替えを回避するには、信号名を大文字/小文字で区別せず、固有の名前にしてください。
AR# 14280
日付 12/15/2012
ステータス アクティブ
種類 一般
このページをブックマークに追加