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AR# 14443

v2.2 CORE Generator Aurora - リリース ノートと既知の問題

説明

キーワード : LogiCORE Aurora, error, v2, CORE Generator, コア, エラー

重要度 : 標準

概要 :
これは、6.3i IP アップデート #4 の v2.2 CORE Generator Aurora に関するリリース ノートです。 このアンサーには、次の内容が記載されています。

- 新機能
- 修正
- 既知の問題

インストール方法やデザイン ツール要件などの詳細については、(Xilinx Answer 20083) を参照してください。

ソリューション

新機能

- Aurora Simplex プロトコールをサポートするモジュールを使用できるようになりました。 高速トレースと最小限のリソースを使用して、一方向の高速接続を実現します。
- Virtex-II Pro X のサポート向上 : 各エンドポイントを異なるクロックが駆動するマルチレーン チャネルが完全にサポートされます。
- 新しいストリーミング インターフェイス : 使用する制御信号とリソース コストを低減し、単純なデータが Aurora から送れるようになりました。
- デザイン ファイルのディレクトリ構造がより明確になっています。 スクリプトを使用すると、モジュールをブラックボックスとして使用できたり、別のプロジェクトとして Project Navigator にインポートできます。

修正

- Customizer GUI を使用して、デザインで BREFCLK および REFCLK を同時に使用できるようになりました。
- Virtex-II Pro X のステップ 0 モジュールで、TXUSRCLK、TXUSRCLK2 および RXUSRCLK に推奨されるクロック モデルが使用されるようになりました。
- Virtex-II Pro X ステップ 0 マルチレーン モジュールでクロック コレクション機能を使用できるようになりました。
- Aurora のサンプル UCF ファイルの設定が原因で PAR でエラーが発生するようなクロックの組み合わせが出来上がるといった問題が修正されています。
- FPGA 内のクロック コレクション モジュールの cc_status 信号が、マルチレーン Virtex-II Pro X ステップ 0 デザインのレーン ロジックに接続されるようになりました。
- すべての standard_cc_module の誤字が修正されています。 さらに、余分の INIT 制約でモジュールを使用するという要件が削除され、モジュールが使いやすくなりました。
- シングル 4 バイト レーン モジュールに影響を与える XST バグの回避策がデザインに含まれています。 これで、シングル 4 バイト レーン モジュールが XST と Synplify の両方で適切に合成されます。
- DCM_NOT_LOCKED の仕様が修正されています。
- VHDL の Virtex-II Pro X モジュールのコードが再記述され、ポート マッピングの結合が回避されるようになりました。 VHDL Virtex-II Pro X モジュールが適切に初期化されるようになりました。
- Virtex-II Pro X ステップ 0 モジュールにロジックが追加され、GT10 PMA_LOCK エラッタが回避されます。
- 4 バイト レーンのワード アライメントとチャネル ボンディングの問題が修正され、チャネル ボンディングの初期化でのタイムアウトが減少しました。
- 32 バイトの LocalLink インターフェイスを使用したモジュールの RX_LL ロジックにあった構文エラーが修正されました。
- いったん保存した XCO ファイルをカスタマイズし直すと、レーン設定が GUI で維持されるようになりました。
- GUI で表示されていたブロック図のエラーが修正されました.

既知の問題

- バック トゥ バックの空のフレームがすぐ後にある、フレームから送られるデータの最後のワードが失われてしまいます。 この問題は、ほとんど発生しません。
- REFCLK をリファレンス クロックとして使用し、余分の最上位ポートを Virtex-II Pro X モジュールに追加する必要があります。各 MGT の BREFCLKNIN および BREFCLKPIN 入力は、一対の最上位入力に接続する必要があります。接続しないと、NGDBuild および MAP に問題があるため、インプリメンテーションでエラーが発生します。
- Virtex-II Pro X の PMA ロジックが、コンフィギュレーション後にロックされます。 この問題を修正するため、MGT の PMA_INIT 信号がユーザー インターフェイスに接続されています。 MGT が動作する前に、数ミリ秒間、この信号を駆動する必要があります。 この信号が送られると、MGT からクロックが送られません。
- Customizer GUI の 2 ページ目の [Information] に表示される特定のモジュール タイプが正確ではありません。特に、4 バイト レーンと Virtex-II Pro X チャネルが不正確です。
- 各デザインに付いている README ファイルの記述に誤りがあります。 セクション (3)、パート (3a) ライン (iii) では、ソース ディレクトリで、Aurora モジュールのスクリプトを実行するように指示があります。 これを 「Go to your rtx_402_withtest/scripts directory and run the following command (rtx_402_withtest/scripts ディレクトリで、次のコマンドを実行してください。)」 に変更する必要があります。
- 単信 TX モジュールを除く ProX ステップ 0 モジュールの最上位ファイルの記述に誤りがあり、バック トゥ バックの BUFG がデザインで使用されてしまいます。 このエラーにより、警告メッセージが表示され、クロック リソースが足りなくなってしまいます。 この問題を修正するには、最上位モジュールの mgt_lock_control_0_i のインスタンスで、TX_OUT_CLK ポートに接続された信号を tx_out_clk_i[0] から USER_CLK に変更します。
. ストリーミング インターフェイスを使用したモジュールと、レーンごとに 4 バイトの非同期接続 (チャネルの各サイドに異なるクロックを使用) を使用している場合、cc イベントで RX データがずれないよう UCF ファイルを変更する必要があります。

UCF ファイルを開き、MGT に対して次のパラメータが定義されている行を検索してください。

INST your_design_hierarchy/lane_0_mgt_i CLK_COR_SEQ_1_1 = 00111110111;
INST your_design_hierarchy/lane_0_mgt_i CLK_COR_SEQ_1_2 = 00111110111;
INST your_design_hierarchy/lane_0_mgt_i CLK_COR_SEQ_2_USE = FALSE;
INST your_design_hierarchy/lane_0_mgt_i CLK_COR_SEQ_LEN = 2;

上記の行を、次のように変更します。

INST your_design_hierarchy/lane_0_mgt_i CLK_COR_SEQ_1_1 = 00111110111;
INST your_design_hierarchy/lane_0_mgt_i CLK_COR_SEQ_1_2 = 00111110111;
INST your_design_hierarchy/lane_0_mgt_i CLK_COR_SEQ_1_3 = 00111110111;
INST your_design_hierarchy/lane_0_mgt_i CLK_COR_SEQ_1_4 = 00111110111;
INST your_design_hierarchy/lane_0_mgt_i CLK_COR_SEQ_2_USE = FALSE;
INST your_design_hierarchy/lane_0_mgt_i CLK_COR_SEQ_LEN = 4;

これにより、MGT でクロック コレクションが実行できなくなります。クロック コレクションは、受信ストリームから 2 バイトのデータを追加または削除するだけです。 これらのイベントがない場合、データのワードが常に調整された状態になります。
- 複数のダイ エッジにある MGT を使用する Virtex-II ProX ステップ 0 デザインがエラーになります。 これは、chbondo 信号に接続するように拡張したレジスタが、MGT のチャネル ボンディング回路の正しい動作を妨げてしまうため生じる問題です。 この問題を回避するには、レジスタを削除して、チャネル ボンディング モードのスレーブ MGT を変更してください。 この場合、密なデザインではタイミングの問題を引き起こす可能性があります。 タイミングで問題が発生する場合は、MGT の別のペアに MASTER と SLAVE_1_HOP を選択します。
次のように変更します。
1. Aurora モジュールの最上位を開き、拡張レジスタを検索します。 これらは、「Create extend master chbondo signal」 というコードのセクションにあります。
2. CHBONDI 信号が extend_master_chbondo_#_r 信号の 1 つにより駆動されている MGT セットの中から、Master MGT に一番近いものを検索します。 この MGT の CHAN_BOND_MODE を、SLAVE_2_HOPS から SLAVE_1_HOP に変更します。 この変更は、最上位ファイルで行い、UCF ファイルに適用してください。 CHBONDI ポートに接続している extend_master_chbondo_#_r 信号を master_chbondo_i に変更します。
3. ワイヤ宣言で、ワイヤのリストに wire [0:4] *slave_chbondo_i* を追加します。 先ほど master_chbondo_i に接続した CHBONDI 出力ポートに、このワイヤを接続します。
4. マスタから対極エッジにある残りの MGT (例 : extend_master_chbondo_#_r で駆動) では、 CHBONDI 接続を slave_chbondo_i に変更します。
5. extend_master_chbondo_#_r 信号のすべての FD インスタンスを削除します。
6. 単信方式のモジュールがインスタンシエートされている場合、aurora_sample.ucf に standard_cc_module の無効な制約が含まれています。 この UCF ファイルから、standard_cc_module のすべての制約を削除する必要があります。
- standard_cc_module で UFC メッセージの最大レングスに対して短すぎる WARN_CC 時間が生成される. この問題については、(Xilinx Answer 20182) を参照してください。
AR# 14443
日付 12/12/2005
ステータス アクティブ
種類 一般
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