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AR# 14463

Virtex、Virtex-E、Virtex-II - SelectMAP リードバックで BUSY 信号をモニタする必要があるか

説明

キーワード : configuration, control, コンフィギュレーション, 制御

Virtex、Virtex-E、Virtex-II の SelectMAP リードバックの場合、リードバック中のコンフィギュレーション クロック (CCLK) 周波数が 50MHz でも、BUSY 信号を監視する必要があります。BUSY 信号を監視しないと、不正なデータがリードバックされます。

メモ : ザイリンクスのプログラミング ソフトウェアは、この信号をモニタするように設計されているため、問題ありません。このソリューションは、カスタムの SelectMAP コンフィギュレーション ソリューション デザインに適用されます。

ソリューション

SelectMAP の場合、外部クロック (CCLK) と内部コンフィギュレーション クロック (BUS_CLK) との間で非同期にハンドシェイクが行われます。このため、BUSY 信号が Low になるまでの CCLK サイクル数を見積もることができません。この問題を解消するには、次のいずれかの方法を使用してください。

- BUSY ピン状態を検知するロジックを使用する。
- データを読み出す前に、一定周期待機する。

SelectMAP ポートがリードバック ヘッダを受信してからリードバック バッファがフルになるまで約 10 BUS_CLK サイクルかかります。リードバック バッファがフルになるときに、次の CCLK ポジティブ エッジで BUSY が Low になります。BUS_CLK は、通常 50 ~ 70MHz で動作します。リード ヘッダが読み込まれた後、WRITE をリード モードに変更する間に CS がデアサートされます。このため、約 1 マイクロ秒待機してから CS をアサートすると、次の CCLK の立ち上がりエッジ後に BUSY が Low になるはずです。

メモ : Virtex-II の CS_B は CS と、RDWR_B は WRITE と同等です。
AR# 14463
日付 12/15/2012
ステータス アクティブ
種類 一般
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