AR# 14581

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Virtex-II/-II Pro、BUFGMUX - 電源投入時に S=1 に設定されていると、I1 の最初の立ち下がりエッジまでシミュレーション出力が不明になる

説明

キーワード : Virtex-II, simulation, BUFGMUX, S, I1, output, Virtex-II Pro, Pro, シミュレーション, 出力

電源投入時に BUFGMUX 入力を S=1 に設定すると、I1 が最初に立ち下がりエッジになるまでその出力が不明です。この時点で、出力は I1 に設定されています。これは、正常な動作ですか。

次の図を参照してください。
S= 1 が設定されている BUFGMUX のシミュレーション
S= 1 が設定されている BUFGMUX のシミュレーション

ソリューション

このシミュレーションは正常です。BUFGMUX は常に I0 が選択された状態で電源が投入されます。このため、time=0 で S=1 の場合、I0 の選択は即座に解除され、I1 が次の立ち下がりエッジで選択されます。

結果は上記のシミュレーションのようになります。

S が I0 から I1 に、または I1 から I0 に変わるとき、BUFGMUX 出力 O のロジック レベルは 0 (GND) になります

BUFGMUX の動作の詳細については、Virtex-II および Virtex-II Pro のユーザー ガイドを参照してください。

Virtex-II Pro
1. Virtex-II Pro and Virtex-II Pro X FPGA ユーザー ガイドを参照してください。
http://japan.xilinx.com/support/documentation/index.htm
2. [FPGA デバイス ファミリ] の下にある [Virtex-II Pro] をクリックします。
3. [Virtex-II Pro および Virtex-II Pro X FPGA ユーザー ガイド] をクリックします。(最新版は英語版を参照してください。)
4. 第 3 章「Design Considerations」 -> 「Global Clock Networks」を表示します。

Virtex-II
1. Virtex-II Platform FPGA ユーザー ガイドを参照してください。
http://japan.xilinx.com/support/documentation/index.htm
2. [FPGA デバイス ファミリ] の下にある [Virtex-II] をクリックします。
3. 次に、[Virtex-II Platform FPGA ユーザー ガイド] をクリックします。(最新版は英語版を参照してください。)
4. 第 3 章「Design Considerations」 -> 「Using Global Clock Networks」を表示します。
AR# 14581
日付 12/15/2012
ステータス アーカイブ
種類 一般
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