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AR# 14592

7.1i TRCE - 多数のローカル クロックを含むデザインで不正なホールド タイムがレポートされる

説明

キーワード : hold, times, 4.1, 5.1, TRCE, TRACE, trace, 6.1i, 7.1i, ホールド, タイム

重要度 : 標準

概要 :
TRCE を実行した際にレポートに報告されるホールド タイムが大きすぎます。



デザインには 100 以上のローカル クロックを使用しています。

ソリューション

この問題は、デザイン内に含まれる多数のクロックが TRCE で適正に処理されないために発生します。 TRCE でスキューを解析する場合、共通の周波数が検索されますが、 クロック数が多いため、周波数が高くなりすぎてツールで処理できません。

回避策 1 :
この問題を回避する最良の方法は、設計し直して、FPGA リソースを有効に使用するようにすることです。 高周波数クロックにグローバル クロック ラインのみを使用し、クロック イネーブルを使用して低周波数クロックを制御する方が、FPGA に適したデザインとなります。 このようにするとデザインがより高速に動作し、使用可能リソースを最大限に利用することでチップのエリアを縮小できます。

回避策 2 :
もう一つの方法としては、すべてのクロックを係数 100 だけ下げます。 これにより、共通のクロック周波数が許容範囲内に収まります。 それでもホールド タイムが不正な場合は、より大きな係数を使用する必要があります。
AR# 14592
日付 01/18/2010
ステータス アーカイブ
種類 一般
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