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AR# 14697

4.2i SP1 Timing Analyzer/Trace (TRCE) - DDR OFFSET の固定位相クロック遅延を含める方法

説明

キーワード : DDR, fixed, phase,offset, delay, Time Analyzer, TRCE, Trace, 固定, 位相, オフセット, 遅延,

重要度 : 重要

概要 :
固定位相シフト クロックを使用して DDR OFFSET でタイミング解析を実行すると、解析にクロックの固定位相遅延が含まれません。 どうすれば DDR OFFSET の固定位相クロック遅延を含めることができますか。

ソリューション

ソフトウェア バージョン 4.2i SP2 のタイミング ツールでは、クロック位相シフトの解析方法が変更されたため、DDR OFFSET でクロック位相シフトが考慮されなくなりました。 ただし、クロック位相がすべて考慮されるパッチ ファイルは提供されています。 詳細は次の情報を参照してください。

考慮されるのは、固定位相シフト、粗調整の位相シフト (CLK90、CLK180、CLK270 といった DCM 位相シフト)、およびクロック エッジの立ち上がり/立ち下りエッジです (これは、4.1i の DDR レジスタの動作です)。 クロック位相が考慮されるため、ポジティブ エッジとネガティブ エッジのフリップフロップにはそれぞれ別に制約を付ける必要があります。

パッチのインストール方法

1. $XILINX/virtex2/data/twenty.acd を twenty.acd.bak にコピーします。
2. http://www.xilinx.com/txpatches/pub/utilities/fpga/twentry.zip から twenty.zip ファイルをダウンロードします。
3. twenty.acd を $XILINX/virtex2/data/ に移動します。
4. (ザイリンクス アンサー #12619) の説明に従って、DDR に別に制約を付けます。
5. Timing Analyzer/TRCE を閉じ、再びタイミングを解析します。

4.2i SP2 のクロック位相シフトの変更については、(ザイリンクス アンサー #13704) および (ザイリンクス アンサー #12819) を参照してください。
AR# 14697
日付 01/18/2010
ステータス アーカイブ
種類 一般
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