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AR# 14798

5.1i CORE Generator - XilinxCoreLib シミュレーション モデルをコンパイルすると、不正な解析順序ファイルが作成される (get_models で生成)

説明

キーワード : CORE Generator, COREGen, analyze, order, file, VHDL, Verilog, XilinxCoreLib, compilation, simulation, cam, 解析, 順序, ファイル, コンパイル, シミュレーション

重要度 : 標準

概要
XilinxCoreLib シミュレーション モデルをコンパイルすると、定義されていないモジュールに関して問題が発生します。 これは、5.1i ソフトウェアで get_models を実行すると発生します。

CORE Generator 5.1i で、get_models を使用するとき、「--」の後に「USE」という単語が続く場合、正しい解析ファイルが生成できません。 「--」は VHDL でコメント行を示すものとして使用されます、。たとえば、cam_v3_0.vhd には次のような行があります。

--Use std_logic_vector_2_int, two_comp, int_2_std_logic_vector, rat, and
-- std_logic_vector_2_posint from iputils_conv
USE XilinxCoreLib.iputils_conv.ALL;

このファイルは、不正な解析順序ファイルが作成される原因となり、またエラー メッセージも表示されません。

ソリューション

通常、get_models を使用する必要はありません。シミュレーション モデルは既に正しい解析順序ファイルとともに、<xilinx> /verilog/src/xilinxcorelib および <xilinx>/vhdl/src/xilinxcorelib に抽出されているためです。

get_models を使用するのが必要になるのは、シミュレーション モデルを含む特別な IP コアをインストールする場合で、そのシミュレーション モデルを XilinxCoreLib ディレクトリに、ほかの XilinxCoreLib モデルとともにコピーしておきたい場合です。 この get_models は、Xilinx/coregen/ip からすべてのシミュレーション モデルを指定ディレクトリに抽出し、正しいファイルのコンパイル順序を示した新しい解析順序ファイルを生成します。 詳細については、CORE Generator ガイドの「Get_Models」に関するセクションを参照してください。

また、5.1i の IP アップデートが利用可能になるまで、get_models を使用しないでください。 get_models を IP リリースの前に実行する必要がある場合は、オリジナルの vhdl_analyze_order ファイルを使用して、このファイルの最後に新しいモデルを追加してください。
AR# 14798
日付 07/28/2010
ステータス アーカイブ
種類 一般
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