AR# 14823

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6.1i ISE- XST-Verilog で ECS 回路を合成すると、「ERROR: Xst - xxx.vf Line xxx. parse error, expecting `error' or `','' or `')」というエラー メッセージが表示される

説明

キーワード : bus, delimiter, synthesize, synthesis, I/O, markers, illegal, VHDL, bus, 区切り文字, 合成, マーカ, 不正

重要度 : 標準

概要 :
XST-Verilog で ECS 回路を合成すると、次のようなエラーメッセージが表示されます。

"ERROR:Xst - xxx.vf Line xxx. parse error, expecting `error' or `','' or `')''
"ERROR:Xst - xxx.vf Line xxx. parse error, expecting `';''

ソリューション

I/O マーカに名前を付ける際 (特にバスから名前を付ける場合)、()、{}、[] は使用できません。 これらの括弧を使用する場合は、無効な VHDL コードが VHF ファイルのポート宣言に生成されます。

この問題を回避するには、バス タップ ネットと I/O マーカの間にバッファを追加します。そしてその I/O マーカに上記の括弧を含まない名前を付けます。

7.1i では、I/O マーカにバス名をつけることが可能になる予定です。
AR# 14823
日付 01/08/2006
ステータス アーカイブ
種類 一般
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