AR# 14850

5.1i CORE Generator - IP キャプチャを使用すると、「エラー : ファイル <./XilinxCoreLib/vhdl_analyze_order> を開いて書き込むことはできません。解析順序のリストは生成されません」というエラー メッセージが表示される

説明

キーワード : IP Capture Tool, COREGen, analyze_order, CoreLib, get_models, IP キャプチャ ツール, 解析順序

重要度 : 標準

概要 :
IP キャプチャ ツールを使って IP をキャプチャしようとすると、シミュレーション ファイルが正しく設定されず、get_models -vhdl -dest を実行するときに次のエラー メッセージが表示されます。

コピーされるシミュレーション モデル用のデスティネーション ディレクトリは <.> です。
ザイリンクス モデルはサブ ディレクトリ <xilinxcorelib> にあります。

次のベンダーが見つかりました。
<foo> : 281 個の VHDL ファイルがコピーされました。
281 個の VHDL ファイルがコピーされました。

合計 281 個の VHDL ファイルがコピーされました。

解析する必要がある抽出した VHDL モデルの正しい順序についての情報は次を参照してください。
<./XilinxCoreLib/vhdl_analyze_order>

エラー : ファイル <./XilinxCoreLib/vhdl_analyze_order> を開いて書き込むことはできません。 解析順序のリストは生成されません。

ソリューション

このエラーは、XilinxCoreLib というライブラリ名が解析順序ファイルの生成コードにハード コードされているために発生します。 このため、解析順序ファイルが書き出されず、「<vendorname>CoreLib」という名前が使用されません。

$XILINX/coregen/ip/xilinx ディレクトリの名前を「$XILINX/coregen/ip/foo」と書き換えると、「FooCoreLib」ライブラリ ディレクトリが $XILINX/vhdl/src に作成されます。 ただし、解析順序ファイルを生成するコードは、ハード コード記述されている XilinxCoreLib 名を含んでいるため、上記のエラー メッセージは表示されます。
AR# 14850
日付 03/04/2008
ステータス アーカイブ
種類 一般