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AR# 14853

LogiCORE SPI-4.2 (POS-PHY L4) - SPI 4.2 (PL4) コアでのクロック数の削減方法

説明

SPI4.2 インターフェイスには、Sink コアおよび Source コアにグローバル クロック バッファが必要です。また、次のクロック入力のユーザー インターフェイスにグローバル クロック バッファが必要になる可能性があります。

SrcFFClk

SnkFFClk

SnkCalClk

SrcCalClk

SrcStatClk

SnkStatClk

これらの入力クロックは独立しているため、お互いの位相または周波数に依存していません。

ソリューション

多くのアプリケーションでは、1 つの FPGA デバイスで SPI 4.2 (PL4) のレシーバ (Sink) コアとトランスミッタ (Source) コアの両方を使用する場合、共有クロック リソースでこれら 6 つのクロック入力を駆動できます。次のクロック ペアは、ほとんどのアプリケーションで使用されます。これらのクロックでは、クロック ドメインを共有できます。

- SrcFFClk と SnkFFClk

- SrcCalClk と SnkCalClk

- SrcStatClk と SnkStatClk

また、コアでは次のユーザー インターフェイス出力から内部クロックへのアクセスを供給します。

SPI 4.2 (PL4) Source コア :

SysClk0_GP : SysClk により生成されたクロック ("TDat" および "TCtl" 出力の DDR フリップフロップへのクロック供給に使用)

SysClk180_GP : SysClk0_GP を反転したクロック

SysClkDiv_GP : SysClk の半分のレートのクロック

TSClk_GP : PL4 バス入力 TSClk で生成されるクロック (TDClk の 1/4 または 1/8 のレート)

SPI 4.2 (PL4) Sink コア :

RDClk0_GP : RDClk で生成されるクロック ("RDat" および "RCtl" 入力の DDR フリップフロップのクロック供給に使用)

RDClk180_GP : RDClk0_GP を反転したクロック

RDClkDiv_GP : RDClk の半分のレートのクロック

これらのクロック出力はそれぞれグローバル クロック バッファで駆動され、別のクロック リソースを使用せずにユーザー ロジックに接続したりクロック入力としてコアに戻すことができます。FIFO インターフェイスのその他の信号は、入力および出力ともに、それぞれ関連付けられているクロックに同期してサンプリングされる必要があります。たとえば、SnkFF* という名前のすべての信号は SnkFFClk に同期します。

AR# 14853
日付 12/15/2012
ステータス アクティブ
種類 一般
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