AR# 15090

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5.1i Timing Simulation, NGDAnno - タイミング シミュレーション中に X_SUH セットアップ/ホールド違反が発生する

説明

キーワード : timing, simulation, NGDAnno, SUH, X_SUH, GSUH, setup, hold, violation, DCM, CE, LVDS, LVPECL, DCM, タイミング, シミュレーション, セットアップ, ホールド, 違反

重要度 : 標準

概要 :
タイミング シミュレーションを実行すると、次のエラー メッセージが表示されます。

Verilog :
# ** Error: C:/XILINX/verilog/src/simprims/X_SUH.v(32): $setup( posedge I &&& CE:240 ns, posedge CLK:241 ns, 1800 ps );
# Time: 241 ns Iteration: 2 Instance: /testbench/UUT/GSUH_datain_clk.

VHDL :
# ** Warning: */X_SUH SETUP High VIOLATION ON I WITH RESPECT TO CLK;
# Expected := 1.8 ns; Observed := 1 ns; At : 341 ns.
# Time: 341 ns Iteration: 3 Instance: /testbench/uut/gsuh_datain_clk.

ほとんどの場合、これらのエラーは無効です。 次の既知の問題が原因で、外部セットアップおよびホールドのチェックの際にこれらのエラーがレポートされることがあります。

1. クロックの生成に DCM を使用している場合
DCM の CLK0 出力を使用した場合のみ、計算が有効になります。 位相シフトや周期の調整は、現在のところ考慮されません。 そのため、CLK0 以外の出力が使用されるとエラーになります。
2. 差動クロックを使用している場合
チェックでは、クロックの P と N の両サイドの立ち上がりエッジが検出されるため、 N サイドのチェックが無効になります。
3. 双方向ポートを使用している場合
チェックは入力でのみ有効となりますが、X_SUH セルは常にイネーブルであるため、 ポートが出力として使用されるとエラー メッセージが表示されます。
4. イネーブル付きレジスタを使用している場合
X_SUH セルにはイネーブル入力がありますが、VCC に接続されています。 そのため、レジスタのイネーブル入力がアサート解除された場合でもエラーが発生することがあります。

外部セットアップおよびホールド チェックの計算方法については、(Xilinx Answer 6893) を参照してください。

ソリューション

1

これらのチェックは、最新版の 5.1i サービス パックではディスエーブルになっています。サービス パックは次のサイトから入手できます。
http://support.xilinx.co.jp/support/techsup/sw_updates
この修正は、5.1i サービス パック 2 以降に含まれます。

上記の問題が解決されるまで、チェックはディスエーブルに設定されます。 シミュレーションで外部セットアップおよびホールド チェックは実行されないので、 I/O で詳細なスタティック タイミング解析を実行する必要があります。

2

5.1i サービスパック 2 を使用している場合、次の環境変数を設定することで X_SUH セルが挿入されないようにすることができます。

UNIX の場合 :
setenv XIL_ANNO_DISABLE_GSUH 1

PC の場合 :
set XIL_ANNO_DISABLE_GSUH=1

この環境変数を設定したら、NGDAnno を再実行する必要があります。 ISE で、[Generate Post-Place & Route Simulation Model] プロセスを再実行します。 シミュレーションで外部セットアップおよびホールド チェックは実行されないので、 I/O で詳細なスタティック タイミング解析を実行する必要があります。
AR# 15090
日付 08/11/2005
ステータス アーカイブ
種類 一般
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