次のような VHDL/Verilog の初期化構文は XST で認識されますか。
signal a : std_logic := '1';
reg a = 1'b1;
はい。詳細は、『XST ユーザー ガイド』を参照してください。
https://japan.xilinx.com/support/documentation/sw_manuals_j/xilinx12_4/ise_n_xst_user_guide.htm
| AR# 15149 | |
|---|---|
| 日付 | 10/05/2016 |
| ステータス | アクティブ |
| 種類 | 一般 |