We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 15226

5.1i Timing Analyzer/TRCE/スピード ファイル - LVDS および LVPECL 出力の P サイドと N サイドのスキューが大きすぎる


キーワード : speed, LVDS, LVPECL differential, skew, IOB, 1.113, 1.69, Virtex-II Pro, Virtex-II, Pro, スピード, 差動, スキュー

重要度 : 標準

概要 :
タイミング解析を実行すると、タイミング レポートで LVDS ペアの出力パス遅延が次のようリストされます。

For the P side:
Tiockp = 1.763 ns

For the N side:
Tdiffout + net + Tiodifoi = 2.839 + 0.0 + 1.195 = 4.034

これは、この差動 LVDS 信号のスキューが 2.271 ns であることを示しています。 これは正しいですか。


Virtex-II および Virtex-II Pro のスピード ファイルは正しくありません。差動ペアとスキューをもっと小さくする必要があります。 この問題を回避するには、P サイドの値を両方のサイドで clock-to-out に使用します。

この問題は、最新版の 5.1i サービス パックで修正されています。サービス パックは次のサイトから入手できます。
この修正は、5.1i サービス パック 1 以降に含まれます。
この修正は、Virtex-II スピード ファイルのバージョン 1.113 以降に含まれます。
この修正は、Virtex-II Pro スピード ファイルのバージョン 1.69 以降に含まれます。

AR# 15226
日付 03/06/2005
ステータス アーカイブ
種類 一般