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AR# 15232

5.1i Virtex-II MAP - MAPの論理的 DRC で FDDRRSE 入力に関して存在しないエラーがフラグされる

説明

キーワード : ERROR:LIT:64, FDDRRSE, inputs, tied, logic, level, 入力, 接続, ロジック, レベル

重要度 : 標準

概要 :
MAP の論理的 DRC で FDDRRSE の入力ロジックに関連するエラーが誤ってフラグされます。

"ERROR:LIT:64 - FDDRRSE symbol "ldqs_out1/x.x.0_U1" (output signal=ldqs_out1.tri(0)) D inputs are tied to the same logic level. A stable clock signal identical in frequency to the clock signal used to drive the DDR cannot be achieved."

関連ロジックを調べると、ロジックに誤りはなく 、2 つのレジスタは信号 1 つとその反転で駆動されています。

ソリューション

この問題は、最新版の 5.1i サービス パックで修正されています。サービス パックは次のサイトから入手できます。
http://support.xilinx.co.jp/support/techsup/sw_updates
この修正は、5.1i サービス パック 3 以降に含まれます。

別の方法として、次のように環境変数を設定し、DRC チェックをディスエーブルにしてください。

PC の場合 :
set XIL_MAP_SKIP_LOGICAL_DRC=1

UNIX の場合 :
setenv XIL_MAP_SKIP_LOGICAL_DRC 1
AR# 15232
日付 09/26/2006
ステータス アーカイブ
種類 一般
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