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AR# 15280

LogiCORE SPI-4.2 (POS-PHY L4) v5.0 - PhaseAlignEn = 1 の場合 VCS シミュレーションが適切に実行できない (RSClk のトグルが停止する)

説明

キーワード : VCS, simulation, Synopsys, PL4, PhaseAlignEn, phase alignment, RSClk, シミュレーション, 位相, アラインメント

重要度 : 標準

概要 :
PhaseAlignEn = 1 で VCS シミュレーションをすると、Reset_n のアサートが解除された後に RSClk のトグルが停止します。

ソリューション

この問題は、Verilog モデルと VCS シミュレータ間の競合が原因で発生します。 この問題は現在調査中です。 問題を回避するには、スタティックな位相アラインメント (Phase = 0) を使用してください。

PhaseAlignEn 信号に関するその他の既知の問題については、(Xilinx Answer 15267) を参照してください。
AR# 15280
日付 05/03/2010
ステータス アーカイブ
種類 一般
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