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AR# 15500

LogiCORE SPI-4.2 (POS-PHY L4) - DCM で TSClk の位相を 180 度スキューする方法

説明

キーワード : PL4, TSCLK, DCM, UCF, static, alignment, phase, shift, status, channel, スタティック, アライメント, 位相, シフト, ステータス, チャネル

このアンサー レコードには、DCM で TSClk の位相を 180 度スキューするための PL4 UCF ファイルの編集方法が記載されています。このアンサー レコードは Virtex-4 および Virtex-5 のみを対象にしています。Virtex-6 MMCM の位相シフトを編集する場合は最新版の SPI-4.2 ユーザー ガイドを参照してください。

この回避策が必要なのはなぜですか。
SPI4-2 仕様の図 6.15 が誤解を招くものであったので、このソリューションはそれに対応するためのものです。この問題は FIFO ステータス タイミング パラメータのリファンレンス ポイントに関連しています。RStat の出力は RSClk の立ち上がりエッジで変化し、ソース コアの入力に達したとき、TStat はTSClk の立ち上がりエッジでサンプルされるが (tS) セットアップ タイムと (tH) ホールド タイムを満たす、と仕様には記載されています。この結果、tS および tH が満たされるようにするためにはボード レイアウトに注意を払う必要があります。

しかし、TStat および TSClk がスキューなしにソース コア入力に達するようにボードがレイアウトされている場合、次の回避策に従い TSClk の位相を 180 度スキューし、tS および tH が満たされるようにすることができます。

ザイリンクス PL4 Sink コアには RSClk の位相を 180 度スキューするオプションが含まれています。POS PHY L4 GUI の [RStat Changes On Falling RSClk] というオプションです。ザイリンクス PL4 Source コアの GUI にはこのオプションがないため、次の回避策を参考にしてください。

ソリューション

SPI-4.2 v6.0 またはそれ以降のバージョンを使用している場合 :

CORE Generator で生成された pl4_wrapper.ucf ファイルを編集します。次の太字で強調された 2 行のコメントをコメントでないようにします。


###########################################################################
# TSClk DCM Phase Shift
# The PHASE SHIFT of the TSCLK DCM can be modified to change the
# alignment of TSClk relative to the TStat input. Un-comment the following
# section to skew TSClk input to 180 degrees.
# NOTE: The instance name may require modification to reflect your
# design hierarchy and synthesis tools.
######################################################################
#INST "pl4_src_top0/pl4_src_clk0/TSClkFullRate.tsclk_dcm0" CLKOUT_PHASE_SHIFT = FIXED;

# For information on selecting the ideal phase shift value for TSClk,
# please see (Xilinx Answer 15500).

#INST "pl4_src_top0/pl4_src_clk0/TSClkFullRate.tsclk_dcm0" PHASE_SHIFT = 128;

SPI-4.2 v6.0 より古いバージョンを使用している場合、UCF にこの制約を手動で追加する必要があります。CORE Generator で生成された pl4_wrapper.ucf ファイルを任意のテキスト エディタで開きます。これはプロジェクト ディレクトリにあります。UCF ファイルのソース セクションに次の文を追加します。

INST "pl4_src_top0/pl4_src_clk0/tsclk_dcm0" CLKOUT_PHASE_SHIFT = FIXED;
INST "pl4_src_top0/pl4_src_clk0/tsclk_dcm0" PHASE_SHIFT = 128;

上記の例は PL4 v5.0 のものです。 別のバージョンのコアを使用している場合は、TSClk DCM の階層とインスタンス名が異なる場合があります。この例では、pl4_src_top0/pl4_src_clk0/tsclk_dcm0 が TSClk DCM の階層およびインスタンス名です。

上記の変更を行うとバックアノテートされたタイミング シミュレーション ファイルの内部 TSClk が 180 度スキューされることは確認済みです。この結果、TStat が TSClk の立ち上がりエッジ付近で変化する場合、TStat がコアに達すると入力 TSClk の立ち下がりエッジで内部でサンプルされます。
AR# 15500
日付 06/20/2009
ステータス アクティブ
種類 一般
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