AR# 15533

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Synplify 7.x - 「ERROR:LIT - BREFCLK or BREFCLK2 pin of GT symbol "instance_name" cannot be connected to constant.」というエラー メッセージが表示される

説明

キーワード : Synplify, GT, Virtex, II, 2, Pro, processor, giga, bit, transceiver, プロセッサ, ギガ, ビット, トランシーバ

重要度 : 重要

概要 :
Virtex-II Pro で GT コンポーネントを使用すると、MAP を実行した後に、次のようなエラー メッセージが表示されます。

"ERROR:LIT - BREFCLK or BREFCLK2 pin of GT symbol "instance_name" cannot be connected to constant."

ソリューション

1

Synplify では、未使用の BREFCLK ピンが接地されています。 この問題を回避するには、次の手順に従います。

Verilog

1. virtex2p.v を C:\synplicity\Synplify\lib\xilinx ディレクトリからプロジェクト ディレクトリにコピーします。
2. virtex2p.v ファイルを編集し、次の合成命令を追加します。

//synthesis translate_off
//synthesis translate_on

追加する個所は、該当するモジュールの BREFCLK または BREFCLK2 ポート (両方とも未使用) のどちらかの周囲です。
3. 修正した virtex2p.v ファイルを Synplify プロジェクトに追加します。
4. `include ステートメントを削除します。
5. ソース コードを編集し、次の合成命令を追加します。

//synthesis translate_off
//synthesis translate_on

追加する個所は、該当するインスタンシエーション文の BREFCLK または BREFCLK2 ポート (両方とも未使用) のどちらかの周囲です。

メモ : 合成命令は、ソース コードを UniSim モデルと矛盾しないようにするために使用します。

2

VHDL

1. 次の合成命令を追加します。

--synthesis translate_off
--synthesis translate_on

追加する個所は、該当するコンポーネント宣言およびインスタンシエーション文の BREFCLK または BREFCLK2 ポート (両方とも未使用) のどちらかの周囲です。
2. ポートのマップでは、この未使用の BREFCLK ポートをグランドに接続します。 このポートは Synplify で合成されないため、インプリメンテーション中にエラー メッセージは表示されません (ModelSim ではこれらのポートを接地する必要があります)。
AR# 15533
日付 04/24/2007
ステータス アーカイブ
種類 一般
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