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AR# 15624

LogiCORE SPI-4.2 (POS-PHY L4)-to-XGMII (10 ギガビット イーサネット MAC) Bridge v1.0 - シミュレーションでブリッジによる XGMII から PL4 へのデータ転送が不正

説明

キーワード : PL4, POS, PHY, Level, Ethernet, MAC, XGMII, bridge, simulation, SimPrim, VHDL, ブリッジ, シミュレーション

重要度 : 標準

概要 :
注 :
次の情報は、ISE 4.2i と VHDL シミュレーションにのみ適用されます。
PL4-to-Gigabit MAC ブリッジで NGDBuild 後または配線後のシミュレーションを実行すると、PL4 SrcStat 出力がアップデートされないため、ブリッジにより XGMII インターフェイスから PL4 インターフェイスにデータが不正に転送されます。

ソリューション

1

この問題は、VHDL BRAM SimPrim モデルのバグが原因で発生します。

この問題を修正するパッチが、ザイリンクス IP センタの PL4_XGMII ブリッジのサイトから入手可能です。
http://support.xilinx.co.jp/ipcenter/index.htm

パッチは cr157340_vhdl_BRAM_patch.zip というファイルです。

この問題は PL4 v5.0 コアでも発生しますが、同じパッチ ファイルを使用できます。 (Xilinx Answer 15354) を参照してください。 PL4 v5.0 用にこのパッチをインストールしている場合は、再度インストールする必要はありません。

Patch Installationメモ :このパッチは、4.2i サービス パック 3 ソフトウェアにのみご使用ください。

パッチをインストールするには、次の手順に従います。

1. cr157340_vhdl_BRAM_patch.zip ファイルを TEMP ディレクトリで解凍します。

2. このパッチに含まれる nisim_VITAL.vhd をザイリンクス UNISIM シミュレーション ライブラリにコンパイルします。 ModelSim では、コマンド ラインで次のコマンドを実行します。

vcom -87 -work unisim unisim_VITAL.vhd

メモ : PL4 デザインでは RTL シミュレーションは使用できないので、この後の手順は必要ありません。 PL4 以外のデザインで RTL シミュレーションを実行する場合は、unisim_VITAL.vhd をコンパイルする必要があります。

3. このパッチに含まれている simprim_VITAL.vhd をザイリンクス SimPrim シミュレーション ライブラリにコンパイルします。 ModelSim では、コマンド ラインで次のコマンドを実行します。

vcom -87 -work simprim simprim_VITAL.vhd

お問い合わせ先米国およびカナダ
月曜、火曜、水曜、金曜 : 7:00 a.m. - 5:00 p.m. (太平洋標準時)
木曜 : 7:00 a.m. - 4:00 p.m. (太平洋標準時)
ホットライン : 1-800-255-7778 または (408) 879-5199
ファックス : (408) 879-4442
電子メール : hotline@xilinx.com

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月曜 - 金曜 : 8:00 a.m. - 5:30 p.m. (グリニッジ標準時)
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月曜 - 金曜 : 8:00 a.m. - 5:30 p.m. (グリニッジ標準時)
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電子メール : frhelp@xilinx.com

ドイツ
月曜 - 金曜 : 8:00 - 5:30 p.m. (グリニッジ標準時)
ホットライン : +49 180 3 60 60 60
電子メール : dlhelp@xilinx.com

日本
月曜 - 金曜 : 9:00 a.m. - 12:00 p.m., 1:00 p.m. - 5:00 p.m. (日本時間)
ホットライン : 03-5321-7750
電子メール : jhotline@xilinx.com

2

この問題は、5.1i 以降のソフトウェアで修正されています。
AR# 15624
日付 05/03/2010
ステータス アーカイブ
種類 一般
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