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AR# 15673

LogiCORE SPI-4.2 (POS-PHY L4) v5.2 - 「Place:1897 - A global clock component <pl4_src_top0/pl4_src_clk0/tsclk_bufg0> configured as a selectable mux is placed in site BUFGMUX3S...」というエラー メッセージが表示される


キーワード : PL4, PAR, BUFG, BUFGMUX, src, src_clk0, pl4_src_top0, 5.0, 5.1, 5.2, 配置配線

重要度 : 標準

概要 :
BUFGMUX または BUFG を配置しようとすると、PAR で次のようなエラー メッセージが表示されます。

"ERROR:Place:1897 - A global clock component <pl4_src_top0/pl4_src_clk0/tsclk_bufg0> configured as a selectable mux is placed in site BUFGMUX3S. This configuration requires that the global clock site BUFGMUX2P either be empty or contain a global buffer or mux with the inputs IN0 and IN1 either not drive by a signal or driven by the same signals as the original mixes IN1 and IN0 pins respectively in order to route up both of the inputs.

In other words, the input signal for IN0 on one buffer must be the same as the input signal driving IN1 on the other buffer (or one of them must not be driven) to place the two buffers in the paired sites.

The site BUFGMUX2P has the global buffer <pl4_src_top0/pl4_src_clk0/td clk0_bufg0> placed there. This design is unroutable. Please correct this problem before continuing."


PL4 ソース コアでは、BUFGMUX が 1 つ (pl4_src_clk0/tsclk_bufg0) 使用されます。 Virtex-II デバイスには制限があるため、隣接した BUFGMUX は、たとえ BUFG としてでも使用できません。 使用しようとすると上記のような PAR エラーが発生します。

隣接した BUFGMUX を使用しないとリソースの使用率が悪化するため、この問題は PL4 コアの次のリリースで修正される予定です。
AR# 15673
日付 05/03/2010
ステータス アーカイブ
種類 一般