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AR# 15712

5.1i XST - 32 ビットを超える減算器の場合、不正に推論されてしまう

説明

キーワード : XST, Verilog, subtract, 32, bit, 減算, ビット

重要度 : 標準

概要 :
次の Verilog デザインでは、キャリー ロジックの cn が不正に合成されます。

module top (a, b, cn, res);
input [31:0] a, b;
output [31:0] res;
output cn;

assign {cn, res} = a - b;
endmodule

ソリューション

この問題は、最新版の 5.1i サービス パックで修正されています。サービス パックは次のサイトから入手できます。
http://support.xilinx.co.jp/support/techsup/sw_updates
この修正は、5.1i サービス パック 2 以降に含まれます。

この問題を回避するには、減算器を 32 ビット以下に設定する必要があります。
AR# 15712
日付 10/20/2005
ステータス アーカイブ
種類 一般
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