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AR# 15732

5.1i HDL Bencher - HDL Bencher で複数クロックデザイン用に作成されたテストベンチで、速いクロックまたは非同期信号に関連した入力信号が切り替わらない

説明

キーワード : testbench, multiple, clocks, toggle, asynchronous, period, stops, frequency, Bencher, test fixture, テストベンチ, 複数, クロック, トグル, 切り替え, 非同期, 周期, 停止, 周波数

重要度 : 標準

概要 :
HDL Bencher で [Multiple Clocks] (複数クロック) オプションを使用すると、正しいテストベンチが作成されません。 この問題は、ほかのクロックより 1 つのクロックが高速な場合、または非同期信号が使用されている場合に発生します。 速いクロックまたは非同期信号に関連している入力が切り替わらなくなるか、まったく切り替わりません。

テストベンチを見ると (Verilog では *.tfw または VHDL では *.thw)、正しい時間間隔または WAIT タイムが設定されていますが、 次の例に示すように遷移文はありません。

BEGIN
-- --------------------
din <= transport '1';
-- --------------------
WAIT FOR 20 ns; -- Time=20 ns
din <= transport '0';
-- --------------------
WAIT FOR 20 ns; -- Time=40 ns
din <= transport '1';
-- --------------------
WAIT FOR 10 ns; -- Time=50 ns
din <= transport '0';
-- --------------------
WAIT FOR 30 ns; -- Time=80 ns
din <= transport '1';
-- --------------------
WAIT FOR 20 ns; -- Time=100 ns
din <= transport '0';
-- --------------------
WAIT FOR 20 ns; -- Time=120 ns
-- --------------------
WAIT FOR 20 ns; -- Time=140 ns
-- --------------------
WAIT FOR 20 ns; -- Time=160 ns
-- --------------------
WAIT FOR 41 ns; -- Time=201 ns
-- --------------------

ソリューション

この問題は、最新版の 5.1i サービス パックで修正されています。サービス パックは次のサイトから入手できます。
http://support.xilinx.co.jp/support/techsup/sw_updates
この修正は、5.1i サービス パック 2 以降に含まれます。

テストベンチの終了をテストされているオリジナルの時間よりかなり長くすることで、この問題を回避することも可能です。 これには、青い [end of testbench] 行をドラッグして希望の時間に移動するか、右クリックして [Set end of testbench] を選択します。
AR# 15732
日付 02/07/2006
ステータス アーカイブ
種類 一般
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