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AR# 15776

7.1i XST - デュアル データ レート (DDR) レジスタの推論方法

説明

キーワード : Virtex-II, FF, flip, flop, フリップ フロップ, データ, レート, レジスタ

重要度 : 標準

概要 :
デュアル データ レート (DDR) レジスタを推論する方法を示します。

ソリューション

1

現在のところ、出力 DDR は推論できません。

OFDDRx のインスタンシエーション テンプレートについては、次の Web サイトからライブラリ ガイドを参照してください。
http://www.xilinx.co.jp/support/software_manuals.htm

2

XST では、次のコードを使用すると、通常の FD (ザイリンクス フリップフロップ プリミティブ) が推論されます。 このフリップフロップのクロックは、もう 1 つのクロックが反転したものであるため、インプリメンテーション ツールで両方の入力レジスタが1 つの IOB にパックされ、デュアル データ レート (DDR) レジスタが作成されます。

入力 DDR の VHDL コード例

library ieee;
use ieee.std_logic_1164.all;

entity input_ddr is
Port ( d : in std_logic;
clk : in std_logic;
q_and : out std_logic);
end input_ddr;

architecture input_ddr_arch of input_ddr is

signal q1, q2 : std_logic;

begin

process (clk) begin
if clk'event and clk = '1' then
q1 <= d;
end if;
end process;

process (clk) begin
if clk'event and clk = '0' then
q2 <= d;
end if;
end process;

q_and <= q1 and q2;

end input_ddr_arch;


入力 DDR の Verilog 例

module input_ddr(d,clk,q_and);

input d;
input clk;
output q_and;

reg q1, q2;

always @(posedge clk) q1 <= d;
always @(negedge clk) q2 <= d;

assign q_and = q1 & q2;

endmodule
AR# 15776
日付 10/17/2011
ステータス アーカイブ
種類 一般
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