AR# 15796

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3.1 EDK - VHDL と Verilog のサポート

説明

キーワード : simulation, synthesis, XPS, シミュレーション, 合成

重要度 : 標準

概要 :
EDK では、VHDL と Verilog の両方がサポートされていますか。

ソリューション

両方ともサポートされています。 VHDL または Verilog は、[Options] -> [Project Options] -> [Simulation] タブから選択できます。

それ以外の合成フローも、ここで設定できます。 XPS では、構造およびタイミング シミュレーションが両方の言語でサポートされています。

ただし、ビヘイビア シミュレーションがサポートされるのは、VHDL のみです。 Verilog ビヘイビア シミュレーションは、今後のリリースで追加される予定です。
AR# 15796
日付 04/28/2006
ステータス アーカイブ
種類 一般
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