AR# 15828

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5.1i SP1 タイミング シミュレーション、NGDAnno - MUXDDR の遅延が正しくアノテートされない

説明

キーワード : Timing, Simulation, NGDAnno, SDF, DDR, MUXDDR, Tiockp, glitch, clock, forward, タイミング シミュレーション, グリッチ クロック, フォーワード

重要度 : 標準

概要 :
データに DDR を使用すると、出力にグリッチが発生します。 クロックの送信に DDR を使用すると、デバイス外部でデータが到着する前にクロックが到着します。 シミュレーションでこのような問題が発生するのは、MUXDDR の遅延のアノテーションに問題があるためです。

レジスタから DDR を使用した出力までの遅延 1.875ns (Tiockp) が TRCE によりレポートされた場合を想定します。

データは、次のコンポーネントを通過します。
X_SFF
X_MUXDDR
X_BUF_PP
X_OBUFTDS

この場合、遅延は次のように指定します。
X_SFF の clock-to-out 遅延 : 0.493
X_MUXDDR の入力ポート遅延 : 0.267
X_MUXDDR を介した遅延 : 0
X_BUF_PP の入力ポート遅延 : 0
X_BUF_PP を介した遅延 : 0
X_OBUFTDS の入力ポート遅延 : 0.209
X_OBUFTDS を介したパッドまでの遅延 : 0.905
= 1.874 (遅延予測)

MUXDDR をモデル化するには、MUXDDR にクロック入力も使用する必要があります。 遅延を同期化させるには、レジスタの clock-to-out 遅延 (0.493ns) を MUXDDR のクロック入力ポートに指定します。 このように指定することで、レジスタからのデータがクロックと一緒に MUXDDR に到着するはずです。 ただし、0.267ns も MUXDDR のデータ入力ポートに指定するため、 データはクロックより 0.267ns 遅れることになります。 クロックが MUXDDR に到着すると、出力が切り替わり、出力に 0.267ns のグリッチが発生します。

クロックが送信されると、レジスタ出力が一定になり、レジスタの clock-to-out 遅延と MUXDDR のデータ入力のポート遅延によってクロックが遅れることはありません。 クロックは、OBUFTDS の遅延と MUXDDR のクロック入力のポート遅延によってのみ遅れます。 つまり、クロックは 0.267ns 早く出力に到着します。

ソリューション

この問題は、最新版の 5.1i サービス パックで修正されています。サービス パックは次のサイトから入手できます。
http://support.xilinx.co.jp/support/techsup/sw_updates
この修正は、5.1i サービス パック 2 以降に含まれます。

この問題は、MUXDDR の入力ポート遅延ではなく、MUXDDR の clock-to-output 遅延を 0.267ns 遅らせることで修正されています。
AR# 15828
日付 08/11/2005
ステータス アーカイブ
種類 一般
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