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AR# 15898

5.1i Virtex-II PAR - 「ERROR:Place:249 - Automatic clock placement failed...」というエラー メッセージが表示される

説明

キーワード : ERROR:Place:249, automatic, clock, placement, 自動, クロック, 配置

重要度 : 標準

概要 :
4.2i PAR では正しく実行できたデザインを 5.1i で使用すると、フェーズ 4.2 のときに配置でエラーが発生し、次のエラー メッセージが表示されます。

"ERROR:Place:249 - Automatic clock placement failed. Please attempt to analyze the global clocking required for this design and either lock the clock placement or area locate the logic driven by the clocks so that the clocks may be placed in such a way that all logic driven by them may be routed. The main restriction on clock placement is that only one clock output signal for any Primary/Secondary pair of clocks may enter any region. For further information, see the "Global clocks" section in the Virtex-II Platform FPGA User Guide ("Design Considerations" section) at:"
http://www.xilinx.co.jp/xlnx/xweb/xil_publications_display.jsp?category=/User+Guides/FPGA+Device+Families/Virtex-II/&iLanguageID=1

ソリューション

このエラーは、通常マクロに適用した LOC 制約またはエリア制約が原因で、1 つのクロック領域にマクロが配置できないために発生します。 これらの制約が付いていなくても、マクロがクロック領域よりも長い場合はエラーが発生します。

この問題は、5.1i サービス パック 3 で修正されています。 当面は、次の環境変数を設定して問題を回避してください。

PC
SET XIL_PAR_SKIPAUTOCLOCKPLACEMENT=1

UNIX
setenv XIL_PAR_SKIPAUTOCLOCKPLACEMENT 1

この方法を使用する場合は、すべてのクロック ロジック (BUFGMUX、DCM) に LOC 制約を設定し、すべてのクロック ドメインにエリア制約を設定しておく必要があります。これにより、プライマリ/セカンダリの BUFGMUX ペアにより同じクロック領域のロジックが駆動されません。 そのようにしておかなければ、クロック配線の一部でグローバル リソースが使用されないことがあります。


クロック領域は、区画のサブセットです。 クロック領域の数および大きさはデバイスの大きさによって異なります。 クロック領域の数は 4 ~ 16、大きさは CLB 8 ~ 16 列の範囲です。 幅は、常にデバイスの半分です。
AR# 15898
日付 10/19/2008
ステータス アーカイブ
種類 一般
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