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AR# 15906

5.1i TRCE - 同じデザインに対して 4.2i と 5.1i で異なるロジック レベルがレポートされる

説明

キーワード : Timing Analyzer, Timing Report, TRCE, Logic Level, 4.2i, 5.1i, タイミング レポート, ロジック レベル

重要度 : 標準

概要 :
4.2i ソフトウェアで実行したデザインを 5.1i ソフトウェアで実行すると、タイミング レポートで異なるロジック レベルがレポートされます。 下の図 2 および図 3 は、それぞれ 4.2i と 5.1i のタイミング レポートの例です。

デザインは変更していません。なぜロジック レベルが異なるのですか。

ソリューション

TRACE のデータ パス遅延のロジック レベルに関連するアルゴリズムが、5.1i ソフトウェアで変更されています。 新しいアルゴリズムでは、clock-to-out 遅延 (Tcko) は 1 つのロジック レベルとは見なされません。 また、セットアップからフリップフロップ (Tdyck または Tdxck) は、BEL プリミティブのデスティネーションが LUT または MEM に関連していない場合は、1 つのロジック レベルと見なされません。 さらに、パスが RESET ピンを介する場合、ロジック レベルとは見なされません。

ソースとデータ レジスタの間のロジック レベルが N であるとします。 4.2i では、データ パス遅延全体に対し、レポートされるロジック レベルは N + 2 ですが、 5.1i では N です。

たとえば、図 1 の赤い四角の部分に含まれるロジック レベルが 1 であるとします (N = 1)。

Figure 1 - Timing Path Design Example
Figure 1 - Timing Path Design Example


4.2i ソフトウェアでは、図 2 に示すように、「Data Path Delay」の「Levels of Logic」に 3 とレポートされます (N+2 = 1+2 = 3)。

Figure 2 - 4.2i Timing Report Showing Levels of Logic
Figure 2 - 4.2i Timing Report Showing Levels of Logic


5.1i ソフトウェアでは、図 3 に示すように、レポートされるロジック レベルは 1 です。

Figure 3 - 5.1i Timing Report Showing Levels of Logic
Figure 3 - 5.1i Timing Report Showing Levels of Logic
AR# 15906
日付 01/18/2010
ステータス アーカイブ
種類 一般
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