UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 16107

5.1i ECS、ビヘイビア シミュレーション、VHDL - IOBUF の出力が常に X になる

説明

キーワード : ECS, behavioral, simulation, IOBUF, X, IO_DUMMY, incorrect, ビヘイビア, シミュレーション, 不正

重要度 : 標準

概要 :
ECS を使用した場合、IOBUF の出力がビヘイビア シミュレーションで常に X になります。

この問題は、回路図の VHDL 記述が生成される段階に影響を与えるバグが原因で発生します。

次に、生成された VHDL の一部を示します。
BEGIN
IO <= IO_DUMMY;
XLXI_1 : IOBUF
PORT MAP (I=>my_out, IO=>IO_DUMMY, O=>my_in,
T=>T);
END SCHEMATIC;

ダミーの信号が作成され、最上位の I/O ポートが IO_DUMMY に設定されています。 この設定は、IOBUF を出力バッファとして使用する場合に有効です。 この値は IOBUF から出力され、IO_DUMMY に送られて I/O に出力されます。ただし、IOBUF を入力として使用する場合には、この値は IOBUF に渡されません。 値は I/O に送られますが、IO_DUMMY は I/O と同等に設定されないため、IOBUF は値を受けることができません。

ソリューション

1

この問題を回避するには、回路図の VHDL を変更します。 ダミー信号を削除し、I/O を I/O に直接接続すると、出力が正常になります。

例 :
BEGIN
XLXI_1 : IOBUF
PORT MAP (I=>my_out, IO=>IO, O=>my_in, T=>T);
END SCHEMATIC;

2

Verilog HDL は正常に生成されるため、合成フローを Verilog に変更して問題を回避します。 このソリューションを使用する場合は、テストベンチも Verilog で生成する必要があります。
AR# 16107
日付 01/08/2006
ステータス アーカイブ
種類 一般
このページをブックマークに追加