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AR# 16113

5.1i ECS - 回路図チェックで「no load (DesignEntry:13)」および「no source (DesignEntry:11)」エラーが発生する

説明

キーワード : undriven, vector, connected, bus, ECS, no load, no source, ISE, WebPACK, DesignEntry, port, IO, I/O, 駆動, ベクタ, 接続, バス, ロード, ソース, ポート

重要度 : 標準

概要 :
4.2i では問題なく回路図チェックを実行できたのに、5.1i で実行すると、「no load」および「no source」というエラー メッセージが表示されます。

[Tools] -> [Check Schematic] をクリックすると、次のようなエラー メッセージが表示されます。

Error: Net 'mysig' is connected to a source pin and/or I/O Ports while there is no load pin or I/O port connected to it.
Error: Net 'mydriver' is connected to load pins and/or I/O Ports, but there is no source pin or I/O port connected to it.

デザインをインプリメントしようとすると、SCH2VHDL または SCH2VERILOG によって次のようなエラー メッセージが表示されます。

ERROR:DesignEntry:13 - Net "mysig" is connected to source pins and/or IO ports while there is no load pin connected to it.
ERROR:DesignEntry:11 - Net "mydriver" is connected to load pins and/or IO Ports, but there is no source pin or IO Port connected to it.

ソリューション

回路図チェックは、5.1i リリースで、ユーザーの不注意でネットが未接続のまま残されることがないように追加された機能です。 ただし、マクロのバス出力の一部のみを使用したり、あとでデザインにネットを配置するために、意図的にネットを未接続の状態にしておく場合があります。

このエラー メッセージは、次のように警告メッセージに変更できます。

1. ECS で [Edit] → [Preferences] をクリックします。
2. [Schematic] → [Check] をクリックすると表示されるウィンドウで、[Consider Loadless Net as] および [Consider Undriven Net as] で [Error] ではなく [Warning] を指定します。

回路図チェックを実行する際に、警告メッセージが表示されますが、HDL は正しく作成され、デザインも正しくインプリメントされます。 5.2i リリースでは、この回路図チェックはデフォルトで警告メッセージとして表示されます。

メモ : 意図的にいずれのロードもバスの一部で駆動せず、警告/エラー メッセージを表示させないようにするには、次の手順に従います。

1. BUF エレメントの入力をバスに接続します。
2. BUF の名前をバス サイズに一致するように変更します (4 ビットのバスに接続するためインスタンス名を XLXI_5 から mybuf(3:0) に変更)。

BUF の出力は未接続のままにできます。

詳細については、(Xilinx Answer 15814) を参照してください。
AR# 16113
日付 01/08/2006
ステータス アーカイブ
種類 一般
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