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AR# 16129

5.1i CORE Generator - Single-Port Block Memory v5.0 : Additional Output Pipe Stages=1 と Write Mode=No Read On Write を設定すると、ビヘイビア シミュレーションで不正なレイテンシがレポートされる

説明

キーワード : CORE, CORE Generator, COREGen, single, port, block, memory, latency, behavioral, simulation, シングル , ポート, ブロック, メモリ, レイテンシ, ビヘイビア, シミュレーション

重要度 : 標準

概要
[Additional Output Pipe Stages] を [1] に、[Write Mode] を [No Read On Write] に設定した場合、リード後のライト中に VHDL および Verilog の両方のビヘイビア モデルで出力が不正になります。 これはなぜですか。

ソリューション

この問題は、v3.0 以降のコアで発生していましたが、 今まで検知されませんでした。おそらく上記にリストされたパラメータの組み合わせがまれであったためと思われます。

ネットリスト シミュレーションで、[Write Mode] を [No Read On Write] に設定すると、WE を 1 に設定した場合、出力パイプライン レジスタの動作が遅くなります。 仕様によると、これは正しいビヘイビアです。 ただし、Verilog および VHDL のビヘイビア モデルで、出力パイプライン レジスタは常にアップデートされます。 前のクロック サイクルでリードが行われた場合、パイプライン段への入力値がアップデートされるため、ライト中に出力パイプライン レジスタがアップデートされると、DOUT 値が不正になります。

[Additional Output Pipe Stages] を [1] に、[Write Mode] を [No Read On Write] に設定した場合は、ビヘイビア シミュレーションではなく、ゲートレベルのネットリスト シミュレーションを行ってください。 ゲートレベル シミュレーションについては、(Xilinx Answer 8065) を参照してください。
AR# 16129
日付 07/28/2010
ステータス アーカイブ
種類 一般
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