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AR# 16149

5.1i タイミング シミュレーション、NGDAnno - X_MUX1 入力が未接続であるとデザインの非同期部分に X が出力される

説明

キーワード : Timing, Simulation, NGDAnno, X, X_MUX2, unconnected, setup, hold, Asynchronous, Async, FIFO, タイミング シミュレーション, 未接続, セットアップ, ホールド, 非同期

重要度 : 標準

概要 :
タイミング シミュレーション中に、デザインの非同期部分に X パルスが生成されます。

ソリューション

この X が表示されるのは、通常セットアップまたはホールド エラーが原因です。 こういったエラーが発生すると生成される X は、ASYNC_REG 制約でディスエーブルにすることができます。 (詳細については、(Xilinx Answer 15969) を参照してください)。

ほかの原因として考えられるのは、タイミング シミュレーション ネットリストの MUX ストラクチャが正しく構成されないバグです。 ネットリストでは、複数の MUX がカスケード接続されますが、選択ラインのロジックでは、MUX 入力の 1 つがカスケード接続された MUX の出力に影響を与えることはないため、この入力が未接続のまま残されてしまいます。

ところが、選択ラインのタイミングにより、残された未接続入力からの X が MUX に伝搬されるため、小さい X パルスがカスケードされた MUX から出力されます。 ほとんどの場合、この X がシミュレーションに影響を与えることはありません。 デザインの同期部分では、この X が出力に影響を与えることはありませんが、非同期部分では、状況によって X がレジスタを介することがあります。 このような状況の場合、 X は ASYNC_REG 制約でディスエーブルにできません。これは、クロック遷移があった場合に X が入力にあると、レジスタへの X 入力が出力を常に X にするためです。

正しいモデル ストラクチャでは、未接続の入力が VCC に接続されています。 これは非同期デザインであるため、カスケード接続された MUX の出力が変更されたことが原因で、セットアップまたはホールド違反が発生してしまうこともありますが、X 出力は入力が有効な 1 または 0 であれば、ASYNC_REG 制約でディスエーブルできます。

この問題は、5.2i で修正される予定です。

5.2i がリリースされるまでは、この問題を修正するパッチ ファイルを使用してください。 パッチ ファイルの入手については、ザイリンクス カスタマ サポートの http://support.xilinx.co.jp/support/clearexpress/websupport.htm からご連絡ください。
AR# 16149
日付 08/11/2005
ステータス アーカイブ
種類 一般
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