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AR# 16152

5.1i サービス パック 2 タイミング シミュレーション、DCM、Verilog - DCM が Verilog タイミング シミュレーションでロックしない

説明

キーワード : Timing, Simulation, Verilog, DCM, not, lock, pulse, swallow, タイミング, シミュレーション, ロック, パルス, フィルタ

重要度 : 標準

概要 :
Verilog タイミング シミュレーションで DCM がロックしません。 この問題は、パルスがフィルタされたか、またはシミュレーションの精度が ps (ピコ秒) でなかった場合に発生します。

ソリューション

まず、デザインをシミュレーションする精度が ps (ピコ秒) であることを確認してください。

ピコ秒が使用されている場合は、おそらくパルスがフィルタされています。

この問題は、最新版の 5.1i サービス パックで修正されています。サービス パックは次のサイトから入手できます。
http://support.xilinx.co.jp/support/techsup/sw_updates
この修正は、5.1i サービス パック 3 以降に含まれます。

また、(Xilinx Answer 9872) で回避策を参照してください。
AR# 16152
日付 11/18/2008
ステータス アーカイブ
種類 一般
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