AR# 16232

6.1i CORE Generator - 非同期または同期 FIFO の ECS 回路図シンボルの大文字/小文字が間違っているために、XST でポートが見つからないことを示すエラー メッセージが表示される

説明

キーワード : XST, ECS, LogiCORE, Asynchronous, Async, FIFO, schematic, symbol, port, Verilog, 非同期, 回路図, シンボル, ポート

重要度 : 標準

概要 :
Verilog の合成/シミュレーション フローの ECS で同期または非同期 FIFO を使用すると、回路図シンボルの大文字/小文字が間違って設定されます。このため、XST でポートが見つからないことを示すエラー メッセージが表示されます。

ソリューション

FIFO 用に作成された ECS 回路図シンボルの文字は、ラップ ファイルで使用されるポートの文字と異なります。 この問題は、ラップ ファイルはシミュレーションおよび合成に必要であり、Verilog には大文字、小文字の区別があるために発生します。

この問題を回避するには、ポートがすべて大文字で記述されるようにラップ ファイルを修正します。
AR# 16232
日付 01/08/2006
ステータス アーカイブ
種類 一般