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AR# 16332

LogiCORE SPI-4.2 (POS PHY L4) – PL4 v3.x の既知の問題

説明

キーワード : POS PHY Level 4,PL4, CORE, レベル, コア, 既知の問題

重要度 : 標準

概要 :
このアンサーでは、SPI-4.2 (POS PHY Level 4 または PL4 の v3.x) の既知の問題を示します。

ソリューション

1. Verilog デモ テストベンチを使用して PL4 コアのタイミング シミュレーションを実行すると、Verilog-XL のようなシミュレータで出力が正しく表示されません。 シミュレータでエラーは報告されませんが、表示されている出力は不正です。
(Xilinx Answer 11560) を参照してください。

2. VHDL デモ テストベンチを使用して PL4 コアのタイミング シミュレーションを実行すると、シミュレーションが作動しません。
(Xilinx Answer 12422) を参照してください。

3. PL4 クロックには 12 個のクロック バッファが必要です。 6 つのクロック、6 つの追加クロック入力 (SrcFFWClk、SnkFFRClk、RCalClk、TCalClk、TStatClk、RStatClk) です。 使用するクロック バッファの数を少なくするにはどうしたら良いですか。
(Xilinx Answer 12514) を参照してください。

4. PL4 のシンク側がデータシートの速度で作動しません。または、データシートの速度で作動するために、PHASE_SHIFT にデフォルトの 64 とかなり異なる値を設定する必要があります。
(Xilinx Answer 12907) を参照してください。
AR# 16332
日付 05/03/2010
ステータス アーカイブ
種類 一般
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