AR# 16510

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回路図 - 回路図デザインに入力した LOC 制約がインプリメンテーション ツールで考慮されない

説明

キーワード : ECS, LOC, 回路図, ロケーション制約

ECS を使用して回路図デザインに LOC 制約を入力しても、インプリメンテーション ツールで考慮されません。

ソリューション

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ISE 回路図デザインで LOC 制約の属性設定が制約を無視するように設定されていると、このような問題が発生することがあります。この問題を回避するには、次の手順に従ってください。

1. 回路図を開き、I/O マーカーを右クリックします。
2. [Object Properties] をクリックします。
3. LOC 属性をハイライトします。LOC 属性がない場合は、追加してください。
4. [Edit Traits] をクリックします。
5. [Category] で、デザイン フローに応じて [VHDL] または [Verilog] をクリックします。
6. [VHDL] を選択した場合は、[Write this attribute] をオンにし、その下の 2 番と 3 番をオンにします。
7. [Verilog] を選択した場合は、[Write this attribute] をオンにし、その下の 2 番をオンにします。

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LOC 制約は UCF ファイルに入力することもできます。
AR# 16510
日付 12/15/2012
ステータス アーカイブ
種類 一般
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