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AR# 16540

LogiCORE SPI-4.2 (POS PHY L4) v5.2 - PL4 コアで PAR を実行するとタイミング エラーが発生する

説明

キーワード : CORE Generator, COREGen, SPI-4.2, PL4, timing, constraint, violation, error, ISE, PAR, タイミング, 制約, 違反, 周期, PERIOD

重要度 : 標準

概要 :
SPI-4.2 (PL4) コアの SnkClk DCM で Clk180 を選択して、ISE 5.1i の PAR を実行すると、次のようなタイミング エラーが発生することがあります。

"Timing constraint: TS_pl4_snk_top0_pl4_snk_clk0_rdclk180_dcmo = PERIOD
TIMEGRP "pl4_snk_top0_pl4_snk_clk0_rdclk180_dcmo" TS_RDClk_P
/ 1.000000 PHASE + 2.121 nS HIGH 50.000 % ;

163 items analyzed, 18 timing errors detected. (18 setup errors, 0 hold errors)
Minimum period is 4434.064ns.
--------------------------------------------------------------------------------
Slack: -1.551 ns (requirement - (data path - clock skew))
Source: pl4_snk_top0/pl4_snk_io0/StaticAlign_StaticAlign.chan_gen.chan_gen.8.ddr1_gen_ddr1_gen.chan1/ces/Reg3 (FF)
Destination: pl4_snk_top0/pl4_snk_io0/StaticAlign_StaticAlign.chan_gen.chan_gen.8.ddr1_gen_ddr1_gen.chan1/ces/Latch1

(LATCH)
Requirement: 0.001 ns
Data Path Delay: 1.552 ns (Levels of Logic = 0)
Clock Skew: 0.000 ns
Source Clock: pl4_snk_top0/RDClk0_GP rising at 0.691 ns
Destination Clock: pl4_snk_top0/RDClk180_GP falling at 0.692 ns"

(上記の例の場合、必要条件は 0.001 ns です )

ソリューション

この問題は 6.1i リリースで修正されています。

これは、NGDBuild の PHASE の計算方法に関して発生する既知の問題です。 NGDBuild では、PHASE の周期は 2 で割り切れると判断されます。 2 で割り切れない場合は、前述のようなエラー メッセージが表示されます。 PHASE の値は、NGDBuild レポートに表示されます。

この問題を回避するには、UCF ファイルの PERIOD 制約を MHz ではなく ps で記述し直します。

1. <component_name>_pl4_wrapper.ucf ファイルを修正します。

2. 変更する制約 :
TIMESPEC "TS_RDClk_P" = PERIOD "RDClk_P" 350 MHz HIGH 50 %;

変更後 :
TIMESPEC "TS_RDClk_P" = PERIOD "RDClk_P" 2850 ps HIGH 50 %;

3. 変更後もエラーが発生する場合は、2849 ps または 2651 ps のようにほかの値を入力してください。 計算された PHASE が完全に 2 で割り切れると、このエラー メッセージは表示されません。
AR# 16540
日付 05/03/2010
ステータス アーカイブ
種類 一般
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