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AR# 16546

LogiCORE SPI-4.2 (POS PHY L4) – PL4 v5.0 の既知の問題

説明

キーワード : POS PHY Level 4, PL4, CORE Generator, COREGen, SPI

重要度 : 標準

概要 :
このアンサーでは、SPI-4.2 または POS-PHY Level 4 (PL4) の v5.0 および v5.1 に関する既知の問題を示します。このリストは、次のセクションに分類されています。

制約およびインプリメンテーションシミュレーションハードウェアその他の関連アンサー データベース

ソリューション

PL4 v5.0 の既知の問題制約およびインプリメンテーション

1. SPI-4.2 (PL4) コアに必要なスタートアップ シーケンスまたはリセットは含まれていますか。
(Xilinx Answer 16176) を参照してください。

2. SPI-4.2 (PL4) コア v5.0 の場合、RSClkPhase スタティック コンフィギュレーション信号によって RSClk と RStat の関係が設定されます。 ただし、この信号は現在動作しないため、RSClkPhase の設定に関係なく RSClk が 90 度または 180 度シフトすることがあります。
(Xilinx Answer 15955) を参照してください。

3. ISE 5.1i ソフトウェアに 4.2_ip_update3 をインストールしないでください。 4.2_ip_update3 には、SPI-4.2 (PL4) v5.0 コアが含まれていますが、この IP アップデートは 4.2i ソフトウェアでしかテストされていません。 ISE 5.1i で 4.2_ip_update3 を使用すると、問題が発生することがあります。
(Xilinx Answer 15555) を参照してください。

4. v4.0 と v5.0 の間で、できる限り制約に変更を加えないようにしていますが、v5.0 に変換する際に制約を多少アップデートする必要があります。
(Xilinx Answer 15395) を参照してください。

5. ザイリンクス インプリメンテーション ツールを実行すると、MAP で「ERROR:MapLib:32..」というエラー メッセージが表示されます。
(Xilinx Answer 15454) を参照してください。

6. BUFGMUX または BUFG を配置しようとすると、PAR で次のようなエラー メッセージが表示されます。
「Place:1897 - A global clock component <pl4_src_top0/pl4_src_clk0/tsclk_bufg0> configured as a selectable mux is placed in site BUFGMUX3S...」というエラー メッセージが表示されます。
(Xilinx Answer 15673) を参照してください。

7. BitGen を SPI-4.2 (PL4) コアに対し実行すると、次のエラー メッセージが表示されます。 "ERROR:DesignRules:524 - Blockcheck: Incomplete DCM configuration".
(Xilinx Answer 14856) を参照してください。

8. CORE Generator を使用して SPI-4.2 (PL4) コアを生成すると、次のエラー メッセージが表示されます。
"ERROR:Failure to create .sym symbol file. Cannot post process ASY symbol file. File C:\test\4_2i\pl4_core.asy does not exist."
ERROR: Did not generate ISE symbol file for core <pl4_core>"
(Xilinx Answer 15493) を参照してください。

9. COE ファイルを指定して SPI-4.2 (PL4) v5.0 コアを生成すると、CORE Generator が停止し、次のようなエラー メッセージが表示されます。
"ERROR: Customization parameter rule checks failed. Terminating core elaboration: Parameter 0 is greater than width 8."
"ERROR: SimGenerator: Failure to set Sim customization parameters for core POS-PHY Level-4 Core."
"ERROR: Elaboration failure for core POS-PHY Level-4 Core."
"ERROR: Elaboration of core POS-PHY Level-4 Core failed."
(Xilinx Answer 15425) を参照してください。

10. PL4 コアの GUI で [LVDS Status Channel I/O] を選択しても、UCF ファイルには LVTTL Status Channel I/O のピン制約が記述されています。
(Xilinx Answer 16179) を参照してください。

11. SPI-4.2 (PL4) コアを使用し、シンクまたはソース FIFO の「Almost Full Assert/Negate」値を 6 未満に設定するとデータが失われます。 Overflow_n フラグが FFAlmostFull_n (アクティブ Low) がアサートされる前にアサートされます。
(Xilinx Answer 16230) を参照してください。

12. パケットが受信されると、最終の EOP が SnkFFData バスで止まってしまいます。また、SnkFFValid はこのときアサート解除されます。
(Xilinx Answer 16100) を参照してください。

シミュレーション

1. NGDBuild 後または配線後のシミュレーションを SPI-4.2 (PL4) コアで実行すると、コアのユーザー インターフェイスにあるソース ステータス信号が正しく動作しません。 x または unknown というグリッチが SrcStatCh 信号に表示され、SrcStat 出力がアップデートされません。
(Xilinx Answer 15354) を参照してください。

2. SPI-4.2 (PL4) ソース コアをシミュレーションすると、TDat および TCtl でグリッチが発生します。 このグリッチはゲート レベルのシミュレーションだけでなく、タイミング シミュレーションでも発生します。
(Xilinx Answer 15579) を参照してください。

3. 自動位相アラインメント機能 (PhaseAlignEn=1) を SPI-4.2 (PL4) Sink コアで使用すると、VCS シミュレーションが機能しません。 Reset_n がアサート解除された後、RSClk が停止することがあります。
(Xilinx Answer 15280) を参照してください。

4. NC-Verilog (Cadence 社) または VCS (Synopsys 社) を使用して SPI-4.2 (PL4) コアをシミュレーションすると、通常とは異なる、一定しないビヘイビアが見られます。
(Xilinx Answer 15578) を参照してください。

5. ダイナミック アラインメント機能を SPI-4.2 (PL4) Sink コアで使用すると、シミュレーションが正しく機能しません。
(Xilinx Answer 15411) を参照してください。

6. ダイナミック アライメント機能を使用した SPI-4.2 (PL4) Sink コアをシミュレーションする場合、コアのビットごとのスキュー調整機能を適正にシミュレーションするためにタイミング シミュレーションを実行する必要があります。
(Xilinx Answer 15436) を参照してください。

ハードウェア

1. 固定スタティック アライメントを使用している場合、ターゲット システムが最大システム マージンを含み、さまざまな電圧、温度、プロセス (複数のチップ) で動作するように、最適な DCM 設定 (PHASE_SHIFT) を決定する必要があります。
(Xilinx Answer 16112) を参照してください。

2. ダイナミック アラインメント機能を使用した SPI-4.2 (PL4) Sink コアで、PhaseAlignComplete をアクティブにできないか、同期が失われるか、DIP-4 エラーが発生します。
(Xilinx Answer 15442) を参照してください。

3. SPI-4.2 (PL4) コア v4.0 および v5.0 で自動スタティック アラインメント機能を使用すると、Sink コアで DIP-4 エラーが発生します。 デバイスで DIP-4 エラーが発生しますが、シミュレーションではエラー メッセージが表示されません。
(Xilinx Answer 15267) を参照してください。

その他の関連アンサー データベース

1. SPI-4.2 (PL4) コア v5.0 の消費電力
(Xilinx Answer 16034) を参照してください。

2. SPI-4.2 (PL4) データシートへの追記 - エラーおよび制御信号の説明
(Xilinx Answer 14968) を参照してください。

3. SPI-4.2 (PL4) の UCF ファイルを変更し、DCM で TSClk の位相を 180 度ずらす方法
(Xilinx Answer 15500) を参照してください。
AR# 16546
日付 05/03/2010
ステータス アーカイブ
種類 一般
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