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AR# 16725

5.2i CPLD TAEngine/Tsim CoolRunner-II - HSTL-1、SSTL2-1、および SSTL3-1 の出力が不正な遅延を加算する

説明

キーワード : 5.1i, 5.2i, CPLD, CoolRunner-II,TAEngine, output, timing, 出力, タイミング

重要度 : 標準

概要 :
HSTL-1、SSTL2-1、および SSTL3-1 として設定された出力が、バッファ遅延を加算するために、不正なタイミング コンポーネントを使用します。

例 :
dout<0> 出力は SSTL2-I と設定されますが、タイミング サマリには dout<0> が ToutSS2 ではなく、LVCMOS25 出力を加算していると表示されます。

From: clk - : 0.0ns (0.0ns)
Thru: clk.GCK tGCK : 1.6ns (1.6ns)
Thru: dout<0>.Q tCOI : 0.2ns (1.8ns)
To: dout<0> tOUT + tOUT25 : 3.5ns (5.3ns)

SSTL3-1 および HSTL-1 IO 標準に対しても、同様です。
HSTL-1 は 使用する必要のある ToutHS1 を使用しません。
SSTL3-1 は ToutSS3 を使用する必要がありますが、Tout33 を使用します。

ソリューション

この問題は、最新版の 5.2i サービス パックで修正されています。サービス パックは次のサイトから入手できます。
http://support.xilinx.co.jp/xlnx/xil_sw_updates_home.jsp
この修正は、5.2i サービス パック 2 以降に含まれます。
AR# 16725
日付 08/13/2009
ステータス アーカイブ
種類 一般
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