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AR# 16930

5.1i IP2 CORE Generator - 5.2i IP アップデート #2 (5.2i IP2 または F_IP2) の既知の問題

説明

キーワード : COREGen, known, issues, 5.2i, IP Update 2, CORE Generator, 既知, 問題, アップデート

重要度 : 標準

概要 :
5.2i IP アップデート #2 (5.2i IP2 または F_IP2) に関する既知の問題について

ソリューション

一般的な既知の問題Acrobat Reader のバージョン

コア データシートを正しく表示するには、Adobe 社の Acrobat Reader バージョン 4 またはそれ以降をインストールする必要があります。 最新の Acrobat Reader は、次のサイトからダウンロードできます。
http://www.adobe.co.jp/products/acrobat/readstep.html

Windows 2000/XP

- Windows をご使用の場合は、画面の設定を [High Color] にすることをお勧めします。
(Xilinx Answer 12372) を参照してください。

- ISE プロジェクトから XCO ファイルをダブルクリックすると、CORE Generator の GUI が Windows のタスクバーに表示されません。
(Xilinx Answer 11386) を参照してください。

- コアのオプションを変更していると、コアのカスタマイズ ウィンドウのページが正しい順序で表示されなくなります。
(Xilinx Answer 16191) を参照してください。

Solaris
- CORE Generator からザイリンクスの Web ページを表示しようとしても Netscape が起動せず、次のメッセージが表示されます。
"Netscape: Couldn't find our resources?"
(Xilinx Answer 11771) を参照してください。

- CORE Generator を Project Navigator から使用した場合、Netscape 4.72 が起動しません。
(Xilinx Answer 14793) を参照してください。

ザイリンクス インプリメンテーション ツールの問題

- 3.1i ソフトウェアからデザインをインポートすると、シミュレーションおよびインプリメンテーション中に 「Port mis-match」 および 「unconnected ports」 というメッセージが表示されます。
(Xilinx Answer 13062) を参照してください。

Updates Installer ツール

- 今後の 5.x リリースでは、アップデート インストーラはディスエーブルになります。 これは、5.2i リリースでインストールされているソフトウェア バージョンで使用できない IP アップデートがインストールされるという問題が見つかったからです。

最新の CORE Generator IP アップデートについての情報は、次のサイトを参照し、手動でダウンロードおよびインストールしてください。
http://support.xilinx.co.jp/xlnx/xil_sw_updates_home.jsp

- アップデート インストーラは、IP キャプチャ ツールでキャプチャしたコアをインストールする場合には使用できません。
(Xilinx Answer 14183) を参照してください。

- インストールに数時間かかる、またはインストールが停止してしまうことがあります。
(Xilinx Answer 12544) を参照してください。

IP キャプチャ ツール

- IP キャプチャ ツールを使用すると、次のエラー メッセージが表示されます。
"ERROR: Cannot open file <./XilinxCoreLib/vhdl_analyze_order> for writing. No analyze order list will be generated."
(Xilinx Answer 14850) を参照してください。

その他の既知の問題

- 複数のレポジトリのあるプロジェクトを開くと [プロジェクトのアップデート] ダイアログ ボックスが表示されます。
(Xilinx Answer 12345) を参照してください。

- XST で合成中に、次のエラー メッセージが表示されます。
"ERROR: SimGenerator: Failure of Sim to implement customization parameters core decode_810".
(Xilinx Answer 14684) を参照してください。

IP に関する既知の問題

- LogiCORE SPI-4.2 (PL4)
CORE Generator 5.2i と IP アップデート 2 を使用して SPI-4.2 (PL4) v5.2 コアを生成すると、VHDL で FIFO ループバックの例をシミュレーションする際にエラーが発生します。 エラーは、pl4_src_top.vhd および pl4_snk_top.vhd ファイルのコンパイル中にシミュレータからレポートされます。 simulate_mit.do シミュレーション スクリプトは、この 2 つのファイルを呼び出します。
(Xilinx Answer 17019) を参照してください。

- LogiCORE Asynchronous FIFO v5.1
非同期 FIFO v5.1 の変更 (Verilog ビヘイビア モデルに影響あり)(Xilinx Answer 16804) を参照してください。

- LogiCORE 8b/10b Encoder v4.0
タイプにブロック RAM を指定した Virtex で 8b10b Encoder v4.0 を使用した場合、VHDL および Verilog のビヘイビア シミュレーションを実行すると、DOUT、DOUT_B、DISPOUT で不正な結果が得られます。 ネットリスト シミュレーション (NGDBuild 後、MAP 後、PAR 後) またはハードウェアのデザインで、ビヘイビア シミュレーションとは異なる結果が得られます。
(Xilinx Answer 16986) を参照してください。

- DA FIR v7.0、DDC v1.0 GUI、および MAC FIR v1.0
COE ファイルで係数値のフォーマットが異なっていることを示すエラー メッセージが間違って表示されます。
(Xilinx Answer 14202) を参照してください。

- LogiCORE Comparator v6.0
Verilog シミュレーション (NGDBuild 後、MAP 後、または PAR 後) を実行すると、出力が x になります。 ほとんどのシミュレータでは、x はドントケアを示します。 この現象は、VHDL シミュレーションでは発生しません。
(Xilinx Answer 15808) を参照してください。

- LogiCORE CIC v3.0
CIC Filter v.3 コアでは、データ入力の中で完全にダイナミックなビット範囲を使用する入力があると、オーバーフローが発生します。
(Xilinx Answer 12480) を参照してください。

- LogiCORE Asynchronous FIFO v5.0
ECS を使用すると、XST で非同期 FIFO が検出できないことを示すエラー メッセージが表示されます。
(Xilinx Answer 16232) を参照してください。

- LogiCORE XFFT v2.0、ReedSolomon v4.0、Interleaver v2.0
[RPM を作成] が使用されていないと、PAR で警告メッセージが表示されます。
(Xilinx Answer 16931) を参照してください。

- LogiCORE MAC-FIR v3.0
Spartan-3 MAC-FIR コアを配線する PAR プロセスで時間がかかりすぎます。
(Xilinx Answer 16932) を参照してください。

シミュレーションに関する既知の問題

- Synopsys の VSS または VCSi シミュレータを使用して XilinxCoreLib ファイルをコンパイルすると、複数の警告およびエラー メッセージが表示されます。
(Xilinx Answer 12630) を参照してください。

- ModelSim ザイリンクス版 II (MXE) のコンパイル済み XilinxCoreLib ライブラリは、現在テスト中です。 テストが完了したら、このコンパイル済みのライブラリは次の Web サイトから入手できます。
http://www.xilinx.co.jp/support/mxelibs/index.htm
AR# 16930
日付 07/28/2010
ステータス アーカイブ
種類 一般
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