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AR# 16992

LogiCORE RapidIO - RapidIO のクロックのジッタ条件について

説明

キーワード : RapidIO, jitter, requirements, specs, clock, PHY, logical, transport, transmit, receive, sys_clk, system, clock, ジッタ, 条件, 仕様, クロック, 物理, 論理, 移動, 送信, 受信, システム

重要度 : 標準

概要 :
LogiCORE の RapidIO PHY を使用する場合、システム クロック (sys_clk) と受信クロック (rx_clk) のジッタ条件はどうなりますか。

ソリューション

このシステム クロックと受信クロックは、両方ともコア内の DCM で使用されます。 このため、これらの入力クロックのジッタ仕様は、DCM のジッタ仕様に従います。 また、ジッタ、スキュー、システム タイミングに関連するシステム クロックの詳細については、RapidIO の仕様を参照してください。 この仕様は、次の Web サイトから入手できます。
http://www.rapidio.org

DCM の仕様は、次のデバイス データシートから入手できます。
http://www.support.xilinx.com/xlnx/xweb/xil_publications_index.jsp
AR# 16992
日付 12/15/2012
ステータス アクティブ
種類 一般
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