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AR# 17183

5.2i スピード ファイル - ISE 5.2i でタイミング レポートの I/O 出力調整値が変更された理由 (1.114+)

説明

キーワード : SPEEDPRINT, timing, I/O adjustment, IO, speed files, Analyzer, TRCE, タイミング, I/O 調整, スピード ファイル, TRACE, Timing Analyzer

重要度 : 重要

概要 :
ISE 5.2i では、スピード ファイルの I/O 出力調整値が変更されています。 たとえば、ISE 5.1i に含まれる I/O 調整値は次のとおりです。

LVDCI_33 -> 1907 ps
LVDS_25 -> -1277 ps

ISE 5.2i では、これらの値が次のように変更されています。

LVDCI_33 -> 739 ps
LVDS_25 -> -317 ps

変更された IOB 調整値の一部は向上していますが、悪化しているものもあります。 どうしてこのような変更が行われたのですか。

ソリューション

1

ISE 5.2i では、Virtex-II のスピード ファイルがバージョン 1.114 にアップデートされています。 ソフトウェア リリースとスピード ファイルのバージョンの表が (Xilinx Answer 12201) に掲載されています。

以前のバージョンのスピード ファイルでは、I/O タイミング パラメータが 35pF の負荷で定義されています。 現在のバージョンでは、ほかのデバイス ファミリと一致するように、このパラメータが 0pF の負荷で定義されています。 スピード ファイルの現在の値は、現在の負荷仕様である 0pF、50 オームに基づいています。

値が変更された理由

ソフトウェアでは、異なる I/O 標準を処理する際、まずベースライン標準 (Virtex-II では LVTTL_F12) の遅延を計算した後、外部ピンのプログラムに使用する I/O 標準に合わせて調整します。 測定は、指定の負荷条件で行われます。 測定結果を求める方法については、ソリューション 3 を参照してください。

従来はピンの負荷仕様は 35pF でしたが、Virtex-II では多数の標準がそれぞれの仕様でサポートされているため、テスト装置の負荷が標準によって異なります。 バージョン 1.100 のスピード ファイルには、この結果が反映されています。

その後、ザイリンクスではすべての負荷仕様を 35pF に統一しました。 これにより、多くの I/O 標準の仕様 (0pF のもの、10pF のものなど) が変更されました。 この変更により、一部の標準でベースラインの LVTTL_F12 と比べて clock-to-out (Tiockp) が悪化したため、調整値を大きく変更する結果となりました。 ただし、駆動力の強いドライバを持つデバイスではこの余分な負荷に対応でき、35pF で比較した場合に結果が向上しました。 これらの値はバージョン 1.105 のスピード ファイルで導入され、バージョン 1.113 まで採用されていました。

このすぐ後、現在の回路での遷移速度が高いことを考慮した結果、0pF、50 オームの負荷の伝送ライン モデルがより適切であると判断されました。 この結果が、5.2i のスピード ファイル (バージョン 1.114) に反映されています。 これらのスピード ファイルの変更は、シリコンのパフォーマンスが変化されたために行われたものではありません。

向上した値と悪化した値がある理由

スピード ファイルのバージョン 1.105 〜 1.113 (負荷 35pF) で行われていた定義では、ベースライン値 (LVTTL_F12) の計算が不正であり、 35pF の負荷ではなく、0pF の負荷で定義されていました。 そのため、これらのバージョンのスピード ファイルでは、ベースラインの clock-to-out 遅延が変化していませんでした。 I/O 調整値は 35pF の負荷を使用していたため、変更されました。 この結果、I/O 調整値が間違ったものとなってしまいました。

たとえばバージョン 1.113 では、LVDCI_33 の IOB 調整値は 1907ps で、LVDS_25 の IOB 調整値は -1277ps です。 実際には、これらの遅延はこれより遅くなるはずですが、ベースラインが不正であったために間違った値となっていました。 バージョン 1.114 では、LVDCI_33 の IOB 調整値は 739ps で、LVDS_25 の IOB 調整値は -317ps です。 この場合、LVDS_25 の調整値は遅くなっていますが、LVDCI_33 では速くなっています。 これらの遅延がバージョン 1.105 〜 1.113 のスピード ファイルで不正であったとすると、バージョン 1.114 では LVDCI_33 および LVDS_22 の IOB 調整遅延が速くなるはずです。 バージョン 1.105 〜 1.113 で遅延が不正であったため、バージョン 1.114 で悪化しているように見える遅延もあります。 たとえば、LVDS ドライバは駆動力の強いドライバであるので弱いドライバより 35pF の負荷に対応でき、またバージョン 1.113 でのベースラインが不正であることが原因で、バージョン 1.113 の方が良いように見えますが、 これはベースラインが不正であるために、0pF の負荷での調整値が遅いように見えるだけです。 次の図 1 に、IOB の調整値がどのように変更されているか、また前のバージョンでの正しい値を示します。 バージョン 1.114 のデータは正しく、これらの値が変更される予定はありません。

Figure 1
Figure 1


この変更による影響

一部の I/O 標準の遅延値が変更されています。 多くの値は向上していますが、一般的に高速で駆動力の強いドライバ (LVDS、HSTL など) が最も影響を受けます。 この変更は clock-to-out タイムに影響しますが、セットアップ/ホールド タイムには、クロックおよびデータ ピンに異なる標準を使用しない限り影響しません。 これらの変更は、シリコンのパフォーマンスが変化されたためではなく、 仕様が変更されたために行われたものです。 以前にボードでのタイミングが満たされていれば、そのタイミングは今後も満たされます。

OFFSET 制約について

デザインで OFFSET OUT を 3ns に設定する必要がある場合は、これは変化しません。 ただし、使用している I/O 標準によって、タイミングを満たしているかを確認する必要がある場合があります。 これには、IBIS シミュレーションを使用できます。 IBIS シミュレーションのセットアップについては、ソリューション 3 を参照してください。

2

次に、遅くなっている IOB 調整値を示します。

LVTTL Slow 16
LVTTL Slow 24
LVTTL Fast 16
LVTTL Fast 24
LVCMOS15 Fast 12
LVCMOS15 Fast 16
LVCMOS18 Fast 12
LVCMOS18 Fast 16
LVCMOS25 Slow 16
LVCMOS25 Slow 24
LVCMOS25 Fast 12
LVCMOS25 Fast 16
LVCMOS25 Fast 24
LVCMOS33 Slow 12
LVCMOS33 Slow 16
LVCMOS33 Slow 24
LVCMOS33 Fast 12
LVCMOS33 Fast 16
LVCMOS33 Fast 24
PCI33_3
PCI66_3
PCIX
GTLP
HSTL_I
HSTL_II
HSTL_III
HSTL_IV
HSTL_I_18
HSTL_II_18
HSTL_III_18
HSTL_IV_18
SSTL3_I
SSTL3_II
SSTL2_I
SSTL2_II
SSTL18_I
SSTL18_II
SSTL3_I_DCI
SSTL3_II_DCI
SSTL2_I_DCI
SSTL2_II_DCI
SSTL18_I_DCI
SSTL18_II_DCI
AGP
LVDS_25
LVDS_33
ULVDS_25
LVDSEXT_25
LVDSEXT_33
LVPECL_33
LDT_25
LVDCI_15
LVDCI_DV215
GTL_DCI
GTLP_DCI
HSTL_I_DCI
HSTL_II_DCI
HSTL_III_DCI
HSTL_IV_DCI
HSTL_I_DCI_18
HSTL_II_DCI_18
HSTL_III_DCI_18
HSTL_IV_DCI_18_18

3

I/O 標準の調整値は、Tektronix P6245 TDS500/600 プローブ (< 1pf) を使用して、約 4 インチの FR4 マイクロ ストリップ伝送ラインで測定されています。 4 インチの FR4 の伝搬遅延は別に測定され、最終的な結果から減算します。 I/O 標準の調整値は、IBIS フォーマットで不可能な場合を除き、IBIS モデルに反映されています。 IBIS モデルを使用すると、伝搬遅延がより正確に予測されます。 伝搬遅延は、次の方法で測定できます。
1. 図 2 に示すテスト設定を使用して、IBIS シミュレーションの出力をモデリングします。
2. 必要な VOH または VOL の遷移の相対時間を記録します。これがベースライン シミュレーションになります。
3. 駆動されるデバイスの IBIS モデルから、実際の PCB トレース (伝送ライン) および負荷をモデリングします。
4. 新しいシミュレーションの結果を記録します。
5. ベースライン シミュレーションと比較します。 実際の伝搬遅延を予測するには、ベースライン シミュレーションからの遅延の増減を、I/O 出力標準調整値に加算または減算する必要があります。

Figure 2
Figure 2


IBIS シミュレータは、次のサイトから無料でダウンロードできます。
www.mentor.com/hyperlynx
AR# 17183
日付 11/06/2011
ステータス アーカイブ
種類 一般
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