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AR# 17185

LogiCORE Asynchronous FIFO - Verilog ビヘイビア モデル : FIFO が空のときにデータを読み出した場合、最後に読み出したデータではなく 「0」 が出力される

説明

キーワード : COREGen, core, generator, behavioral, simulation, overread, コア, ジェネレータ, ビヘイビア, シミュレーション, 読み出し

Async_FIFO_v5_0 コア Verilog ビヘイビア シミュレーションを実行して FIFO を読み出すと、データバスで最後に読み出したデータが出力されますが、 Async_FIFO_v5_1 を読み出すと、「0」 が出力されます。

どちらが正しいのでしょうか。

ソリューション

ゲート レベルのシミュレーションおよび実際のデバイスにおいて、FIFO の DOUT 出力は、最後に有効な値を継続して出力します。 Verilog ビヘイビア シミュレーションでは、DOUT についても変更されません。

v5_1、v6_0、および v6_1 コアの Verilog ビヘイビア モデルは間違っています。
この問題を回避するには、次の手順を行います。
- FIFO が空の場合は、DOUT バスを無視します。
- Async_FIFO_V5_1.v モデルの行 616 (ideal_dout=0) をコメント アウトし、再コンパイルします。(ビヘイビア モデルの編集はなるべく避けてください。 ザイリンクスでは、最新版のコア、つまり FIFO Generator へのアップグレードを推奨しています。)
AR# 17185
日付 12/15/2012
ステータス アクティブ
種類 一般
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