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AR# 17426

6.1i ISE - IP コアに関する既知の問題 (DSP、システム ロジック、ネットワーク、イーサネット、システム I/O、プロセッサ)

説明

キーワード : CORE, Generator, COREGen, IP, networking, PCI, SPI-4.2, POS, PHY, PL4, PL3, FlexBus4, Ethernet, MAC, ネットワーク, イーサネット, 乗算器

重要度 : 標準

概要 :
このアンサーでは、IP を含むデザインを ISE 6.1i インプリメンテーション ツールで設計する場合に発生する既知の問題について記述します。

このアンサーで記述されているネットワーク IP のほとんどが ISE 6.1i では公式にサポートされていませんが、 簡単なテストの結果、判明した情報を記載します。

ソリューション

DSP とシステム ロジック コア
ISE 6.1i CD に含まれるコアはすべて ISE 6.1i インプリメンテーション ツールで動作するようになっています。

SPI-4.2
SPI-4.2 v5.2 およびそれ以前のコアは、ISE 6.1i では使用できません。 ISE 5.2i サービス パック 3 をご使用ください。
SPI-4.2 v6.0 は ISE 6.1i に含まれる CORE Generator では生成できません。 ISE 5.2i に含まれる CORE Generator をご使用ください。 ただし、一度作成したコアは次の点に注意すれば、ISE 6.1i を使用してインプリメントできます。
- ISE 6.1i SP1 が必要
- MAP で -timing オプションは使用できない
- シミュレーションで DCM および Reset パルスを 3x CLKIN 周期おきにリセットする際に、DCM クロック入力が必要
- ISE 6.1i SP2 が Verilog シミュレーションで必要

SPI-4.2 Lite v1.2
次の点に注意すれば、ISE 6.1i を使用してデザインをインプリメントできます。
- ISE 6.1i SP1 が必要
- シミュレーションで DCM および Reset パルスを 3x CLKIN 周期おきにリセットする際に、DCM クロック入力が必要
- ISE 6.1i SP2 が Verilog シミュレーションで必要

SPI-3 v3.1
ISE 6.1i ツールではサポートされていません。 SPI-3 v3.2 コアをご使用ください。

SPI-3 v2.0.1
次の点に注意すれば、ISE 6.1i を使用してデザインをインプリメントできます。
- Virtex-II Pro をターゲットにする場合は UCF ファイルを編集する必要あり。 詳細は、(Xilinx Answer 18274) を参照してください。
- シミュレーションで DCM および Reset パルスを 3x CLKIN 周期おきにリセットする際に、DCM クロック入力が必要
- ISE 6.1i SP2 が Verilog シミュレーションで必要

SPI-3 v3.2
次の点に注意すれば、ISE 6.1i を使用してデザインをインプリメントできます。
- シミュレーションで DCM および Reset パルスを 3x CLKIN 周期おきにリセットする際に、DCM クロック入力が必要
- ISE 6.1i SP2 が Verilog シミュレーションで必要

Flexbus 4 v1.0
次の点に注意すれば、ISE 6.1i を使用してデザインをインプリメントできます。
- シミュレーションで DCM および Reset パルスを 3x CLKIN 周期おきにリセットする際に、DCM クロック入力が必要
- ISE 6.1i SP2 が Verilog シミュレーションで必要

SPI-4.2 to Flexbus-4 Bridge
ISE 6.1i ツールではサポートされていません。

1/10 Gigabit Ethernet MAC
v3.0 は ISE 6.1i ではサポートされていません。 ISE 5.2i をご使用ください。
ISE 6.1i で使用できる v4.0 は、2003 年冬頃にリリースされる予定です。
AR# 17426
日付 07/28/2010
ステータス アーカイブ
種類 一般
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