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AR# 17491

6.1i ISE - 回路図デザインを合成すると「FATAL_ERROR:Xst:Portability/export/Port_Main.h:127:1.13 - This application has discovered an exceptional condition...」というエラー メッセージが表示される

説明

キーワード : XST, ECS, Project Navigator, Verilog, VHDL, simulation language, portability, schematic, シミュレーション言語, 移植性, 回路図

重要度 : 標準

概要 :
Verilog 合成を実行した後に、シミュレーション言語を Verilog から VHDL に変更すると、次に合成を実行した際に次のようなエラー メッセージが表示されます。

"FATAL_ERROR:Xst:Portability/export/Port_Main.h:127:1.13 - This application has discovered an exceptional condition from which it cannot recover. Process will terminate. To resolve this error, please consult the Answers Database and other online resources at http://support.xilinx.com. If you need further assistance, please open a WebCase by clicking on the "WebCase" link at http://support.xilinx.com
ERROR: XST failed
Process "Synthesize" did not complete."

ソリューション

合成/シミュレーション フローを変更しても、XST で作成されたプロジェクト ディレクトリ内の XST ディレクトリは削除されません。 この問題を解決するには、[Project] -> [Cleanup Project Files] をクリックしてください。 この操作により、XST ディレクトリが正しく削除されます。 詳細については、(Xilinx Answer 17481) を参照してください。
AR# 17491
日付 02/07/2006
ステータス アーカイブ
種類 一般
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