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AR# 17604

6.1i : Timing Analyzer - 入力クロック パッドから FF クロック ピンを介し DDR 出力クロック パッドまでに付けるクロック転送に対する制約の作成方法について

説明

キーワード : DDR, clock, pin, constraint, FROM, THRU, TO, クロック, ピン, 制約

重要度 : 標準

概要 :
クロック転送の DDR 出力は入力クロックに接続されています。 このパス (FROM パッド To パッド) の全遅延を確認したいのですが、 このパスを示す制約はどのように作成できますか。

ソリューション

1

バージョン 6.1.01i 以降、FF のクロック ピンを FROM:THRU:TO 制約の THRU ポイントとして使用できるようになりました。 このように FF のクロック ピンを使用するには、次の手順に従う必要があります。

TPTHRU 属性を使用して DDR フリップフロップのクロック ピンを含む THRU ポイントを作成します。 これらのピン名は、ザイリンクス Constraints Editor で簡単に検索できます。 FF のインスタンス名を確認したら、次の制約を使用してクロック ピンを THRU グループに取り込むことができます。

例 : DDR FF のインスタンス名が CLK40P92_FWD/FDDRCPE1 の場合

この DDR FF のクロック ピンを THRU グループに取り込む制約は、次のとおりです。
PIN "CLK40P92_FWD/FDDRCPE1.C0" TPTHRU = "thru_grp";
PIN "CLK40P92_FWD/FDDRCPE1.C1" TPTHRU = "thru_grp";

2. 開始点と終点のパッドを含む FROM グループおよび TO グループを作成します。
INST "clk_52" TNM = "from_grp";
INST "clk_40p92" TNM = "to_grp";

3. このパスに対し FROM:THRU:TO 制約を作成します。
TIMESPEC "TS_01" = FROM "from_grp" THRU "thru_grp" TO "to_grp" 20 ns;

ここで指定する値 (20ns) は重要ではありません。 この値は、ツールでエラーが発生しない程度の値にする必要がありますが、配置配線の結果には影響がありません。

手順 1 ~ 3 の制約を UCF ファイルに追加する必要があります。 この制約の UCF ファイルは次のようになります。

#********************************************
INST "clk_52" TNM = "from_grp";
INST "clk_40p92" TNM = "to_grp";
PIN "CLK40P92_FWD/FDDRCPE1.C0" TPTHRU = "thru_grp";
PIN "CLK40P92_FWD/FDDRCPE1.C1" TPTHRU = "thru_grp";
TIMESPEC "TS_01" = FROM "from_grp" THRU "thru_grp" TO "to_grp" 20 ns;
#*********************************************

Example path from above constraints: (NOTE: Only 1 path of the 2 existing is shown below)
================================================================================
Timing constraint: TS_01 = MAXDELAY FROM TIMEGRP "from_grp" THRU TIMEGRP "thru_grp" TO TIMEGRP
"to_grp" 20 nS ;

2 items analyzed, 0 timing errors detected (0 setup errors, 0 hold errors)
Maximum delay is 8.125ns.
--------------------------------------------------------------------------------
Slack: 11.875ns (requirement - data path)
Source: clk_52 (PAD)
Destination: clk_40p92 (PAD)
Requirement: 20.000ns
Data Path Delay: 8.125ns (Levels of Logic = 2)

Data Path: clk_52 to clk_40p92
Delay type Delay(ns) Physical Resource
Logical Resource(s)
---------------------------- -------------------
Tiopi 0.722 clk_52
clk_52
C_clk_52
net (fanout=8) 0.182 N_clk_52
Tgi0o 0.589 BGM40p92
BGM40p92
net (fanout=2) 1.926 clk_40p92_t
Tiockp 4.706 clk_40p92
CLK40P92_FWD/FDDRCPE1/FF0
CLK40P92_FWD/OBUF1
clk_40p92
---------------------------- ---------------------------
Total 8.125ns (6.017ns logic, 2.108ns route)
(74.1% logic, 25.9% route)

この問題は、最新版の 6.1i サービス パックで修正されています。サービス パックは次のサイトから入手できます。
http://support.xilinx.co.jp/support/techsup/sw_updates
この修正は、6.1i サービス パック 1 以降に含まれます。

2

OFFSET/OUT 制約はこのインスタンスで使用できます。OFFSET 制約では、データ パスとクロック パスの両方が示されます。 この制約を使用しても、ソリューション 2 を使用しても同じ結果になります。

OFFSET 制約についての詳細は、次の Web サイトにある『制約ガイド』を参照してください。
http://support.xilinx.co.jp/support/software_manuals.htm

この問題は、最新版の 6.1i サービス パックで修正されています。サービス パックは次のサイトから入手できます。
http://support.xilinx.co.jp/support/techsup/sw_updates
この修正は、6.1i サービス パック 1 以降に含まれます。
AR# 17604
日付 01/18/2010
ステータス アーカイブ
種類 一般
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