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AR# 17664

LogiCORE SPI-4.2 (POS-PHY L4) – PL4 v5.2 に関する既知の問題

説明

キーワード : POS PHY Level 4, SPI, SPI-4.2, PL4, v5.2, v5.2.1, v5.2.2, v5.2.3 CORE Generator, COREGen, networking, ネットワーク, 既知, 問題

重要度 : 標準

概要 :
このアンサーでは、SPI-4.2 (POS-PHY Level 4 または PL4) の v5.2 および v5.2.3 (パッチ) に関する既知の問題を示します。 このリストは、次のセクションに分類されています。

- 制約およびインプリメンテーション
- シミュレーション
- ハードウェア
- その他の関連アンサー データベース

ソリューション

PL4 v5.2 に関する既知の問題 :制約およびインプリメンテーション

1. PL4 v5.2 は、ISE 5.1i SP3、5.1i IP アップデート 1、および ISE 5.2i で完全にテストされ、サポートされています。
- ISE 4.2i をご使用の場合は、(Xilinx Answer 16545) を参照してください。 -Virtex-II Pro デバイスを使用し、ステータス信号を LVTTL に設定している場合、ISE 5.2i を使用してください。

2. IP アップデート 2 (F_IP2) をインストールすると、エラー メッセージが表示されます。 When I generate SPI-4.2 (PL4) v5.2 files with CORE Generator 5.2i with the IP Update 2 installed, an error is reported during the simulation of the FIFO loop-back example in VHDL. 詳細については、(Xilinx Answer 17019) を参照してください。

3. SPI-4.2 (PL4) コアに必要なスタートアップ シーケンスまたはリセットは含まれていますか。 (Xilinx Answer 16176) を参照してください。

4. BUFGMUX または BUFG を特定のロケーションに配置しようとすると、PAR で次のようなエラー メッセージが表示されます。
「Place:1897 - A global clock component <pl4_src_top0/pl4_src_clk0/tsclk_bufg0> configured as a selectable mux is placed in site BUFGMUX3S...」というエラー メッセージが表示されます。
(Xilinx Answer 15673) を参照してください。

5. XC2V2000FG676-5 デバイス用に POS-PHY Level-4 (PL4) v5.2 コアを生成すると、CORE Generator でエラーが発生します。 (Xilinx Answer 16539) を参照してください。

6. PC 上で ISE 5.1i サービス パック 3 の MAP を PL4 コアに対して実行すると、次のエラー メッセージが表示されます。
FATAL_ERROR: Pack:pktbafirewall.c: 138:1.1 - Failed to create device helper. Process will terminate."
(Xilinx Answer 16556) を参照してください。

7. SPI-4.2 (PL4) コアに対して ISE 5.1i の PAR を実行すると、タイミング エラーが多数発生します。 (Xilinx Answer 16540) を参照してください。

8. CORE Generator を使用して SPI-4.2 (PL4) コアを生成すると、次のエラー メッセージが表示されます。
"ERROR:Failure to create .sym symbol file. Cannot post process ASY symbol file. File C:test4_2ipl4_core.asy does not exist."
"ERROR: Did not generate ISE symbol file for core <pl4_core>"
(Xilinx Answer 15493) を参照してください。

9. XC2V6000 ダイナミック アライメント ネットリストを使用すると、デザインでタイミング制約が満たされないか、デザインがタイミング シミュレーションまたはデバイスで適切に動作しません。 (Xilinx Answer 16950) を参照してください。

シミュレーション

1. ISE 5.2i または ISE 5.2i サービス パック 1 を使用して VHDL シミュレーションを実行する場合は、UniSim および SimPrim のパッチをインストールしてください。 パッチは、SPI-4.2 コアにインプリメントされた DCM モジュールをシミュレーションするために必要です。 (Xilinx Answer 16847) を参照してください。

2. IP アップデート 2 を使用して FIFO ループバック例の VHDL シミュレーション ファイルをコンパイルすると、pl4_snk_top.vhd および pl4_src_top.vhd ファイルに対してエラー メッセージが表示されます。 (Xilinx Answer 17019) を参照してください。

3. SPI-4.2 (PL4) ソース コアをシミュレーションすると、TDat および TCtl でグリッチが発生します。 このグリッチはゲート レベルのシミュレーションだけでなく、タイミング シミュレーションでも発生します。 (Xilinx Answer 15579) を参照してください。

4. ダイナミック アライメント機能を使用した SPI-4.2 (PL4) Sink コアをシミュレーションする場合、コアのビットごとのスキュー調整機能を適正にシミュレーションするために、タイミング シミュレーションを実行する必要があります。 (Xilinx Answer 15436) を参照してください。

5. NC-Verilog (Cadence 社) または VCS (Synopsys 社) を使用して SPI-4.2 (PL4) コアをシミュレーションすると、不正なビヘイビアが発生します。 (Xilinx Answer 15578) を参照してください。

ハードウェア

1. 固定スタティック アライメントを使用している場合、ターゲット システムが最大システム マージンを含み、さまざまな電圧、温度、プロセス (複数のチップ) で動作するように、最適な DCM 設定 (PHASE_SHIFT) を決定する必要があります。 (Xilinx Answer 16112) を参照してください。

2. ダイナミック アライメントを使用した SPI-4.2 (PL4) Sink コアで、PhaseAlignComplete をアクティブにできないか、ロジックがフレーム同期はずれになるか、または DIP4 エラーが発生します。 (Xilinx Answer 15442) を参照してください。

その他の関連アンサー データベース

1. v5.2 SPI-4.2 (PL4) コアの消費電力について (Xilinx Answer 16034) を参照してください。

2. SPI-4.2 (PL4) データシートへの追記 - エラーおよび制御信号の説明 (Xilinx Answer 14968) を参照してください。

3. SPI-4.2 (PL4) の UCF ファイルを変更し、DCM で TSClk の位相を 180 度ずらす方法 (Xilinx Answer 15500) を参照してください。
AR# 17664
日付 05/03/2010
ステータス アーカイブ
種類 一般
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