AR# 17679

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6.1i ISE - Project Navigator/Synplicity : 「@E:"<directory><source>.v":nn:n:nn:nn|Reference to undefined module <unisimcomponent name>」というエラー メッセージが表示される

説明

キーワード : UniSim, unisim.v, DCM, IBUFG, BUFG, Verilog, ISE, Synplicity

重要度 : 標準

概要 :
Virtex-II/Verilog デザイン用の Synplicity プロジェクト ファイルに、ソース ファイル virtex2.v が追加されません。 そのため、Synplicity でインスタンシエートされた UniSim コンポーネントに対して次のようなエラー メッセージが表示されます。

"@E:"c:?_testproj?_testaw1.v":27:4:27:11|Reference to undefined module DCM"
"@E:"c:?_testproj?_testaw1.v":76:6:76:21|Reference to undefined module IBUFG"
"@E:"c:?_testproj?_testaw1.v":80:5:80:18|Reference to undefined module BUFG"

ソリューション

バージョン 7.2.2 以降の Synpllicity では、自動的に独自の unisim.vhd ライブラリ ファイルが含まれるため、ISE で作成したプロジェクト ファイルを Synplify で処理する場合に、Project Navigator に「add_file -VHDL -lib unisim {c:Synplicilty/Synplify_72/bin/lib/xilinx/virtex2.vhd}」行を含める必要はありません。

そのため、VHDL プロジェクト ファイルからこの行が削除されており、Verilog プロジェクトからも対応する行が削除されています。 ただし、Verilog ではライブラリの概念は VHDL とは異なるので、Verilog Synplify プロジェクトに unisim.v ファイルを含める必要があります。

Verilog でデザインにザイリンクスのコンポーネントをインスタンシエートする場合は、次の 2 つの方法でこの問題を回避できます。
1. Verilog ファイルに「'include unisim.v」という行を追加する (コードに unisim を含める)。
2. Project Navigator プロジェクトに unisim.v を追加する。

この問題は、最新版の 6.1i サービス パックで修正されています。サービス パックは次のサイトから入手できます。
http://support.xilinx.co.jp/xlnx/xil_sw_updates_home.jsp
この修正は、6.1i サービス パック 1 以降に含まれます。

メモ : ISE 6.1i と Synplify 7.1 を使用している場合、ザイリンクスのプリミティブをインスタンシエートしていると、VHDL プロジェクトで問題が発生することがあります。 Synplify 7.1 には unisim.vhd ファイルが含まれておらず、ISE 統合フローで Synplify プロジェクト ファイルからこのライブラリが削除されているからです。
AR# 17679
日付 02/07/2006
ステータス アーカイブ
種類 一般
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