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AR# 17955

6.1i ECS - SCH2Verilog で生成されたテストベンチで Verilog キーワードが「inital」とミススペルされている

説明

キーワード : schematic, Verilog, test fixture, 回路図, テストベンチ

重要度 : 標準

概要 :
回路図ソース用に生成されたテストベンチで initial のスペルが誤って inital となっているため、MXE でテストベンチのコンパイルを適切に実行できません。 エラーは次のとおりです。

// Initialize Inputs
`ifdef auto_init
inital begin

ソリューション

この問題は、最新版の 6.1i サービス パックで修正されています。このサービス パックは次のサイトから入手できます。
http://support.xilinx.co.jp/support/techsup/sw_updates
この修正は、6.1i サービス パック 1 以降に含まれます。
AR# 17955
日付 01/08/2006
ステータス アーカイブ
種類 一般
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