AR# 18016

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ModelSim Xilinx Edition (MXE) - VHDL と Verilog の混合する言語のシミュレーション サポートについて

説明

キーワード : simulate, both, 6.1i, Mixed mode, シミュレーション, 混合モード

MXE では、VHDL と Verilog が混合する言語のシミュレーションがサポートされていますか。

ソリューション

いいえ、サポートされていません。 VHDL または Verilog のいずれかをシミュレーションすることはできますが、両方を同時にはシミュレーションできません。

ただし、インプリメンテーション後の混合言語のデザインはシミュレーションできます。これは、バックエンドのシミュレーションのネットリストが Verilog と VHDL の両方ではなくそのいずれかを使用して作成されるからです。 テストベンチが 1 つの言語で生成されている限り、シミュレーションのネットリストは同言語を使用して作成でき、MXE でシミュレーションが実行できます。 6.1i ではソース ウィンドウのデバイスを右クリックしてプロパティを表示し、[Generated Simulation Language] で VHDL または Verilog を指定して、シミュレーションのネットリスト作成で使用する言語を選択できます。
AR# 18016
日付 12/15/2012
ステータス アクティブ
種類 一般
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