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AR# 18079

Virtex-II Pro データシート/TRCE - TRCE でレポートされる入力のセットアップ/ホールド要件が大き過ぎる

説明

キーワード : TRCE, Tiopick, Tioickp, data, sheet, duty cycle, データシート, デューティ, サイクル

TRCE でレポートされる入力のセットアップ/ホールド要件が大き過ぎるように見えます。これは正しい値ですか。

次に、データシートの仕様に従った Virtex-II Pro Tiopick パラメータの例を示します。ピン間のセットアップ/ホールド仕様はデータシートには記述されていません。

次の TRCE レポートの例は、制約セクション (図 1) と「Data Sheet」のピン間のセットアップ/ホールド セクション (図 2) を示します。デザインはシステム同期のシングル データ レート (SDR) で、DCM の CLK0 出力を使用して 2VP7-5 のデータをキャプチャします。ピン間のセットアップおよびホールド セクションには、セットアップ/ホールド ウィンドウが約 1.8ns であると示されています。これは正しいですか。

図 1 : TRCE レポートの制約セクション (スピード ファイル v1.81 を使用)
図 1 : TRCE レポートの制約セクション (スピード ファイル v1.81 を使用)


図 2 : 「Data Sheet」の SSRAM_DQ のピン間セットアップ/ホールド セクション
図 2 : 「Data Sheet」の SSRAM_DQ のピン間セットアップ/ホールド セクション


仕様は、Virtex-II Pro データシートの「DC and Switching Characteristics」に掲載されています。
http://japan.xilinx.com/support/documentation/virtex-ii_pro.htm

ソリューション

概要
ローカル クロックの反転を使用しないシングル データ レート (SDR) とダブル データ レート (DDR) のデザインの場合、タイミング解析ツール (TRACE) でグローバルなピン間のセットアップ値が大きくレポートされます。 このようなデザインの場合、正しいセットアップ タイムとスラック タイムを求めるには手動で計算する必要があります。詳細は、このアンサーの「比例配分情報」と「手動計算方法」を参照してください。

手動計算が必要なのは、6.1i サービス パック 2 までです。

特性化情報
Virtex-II Pro のピン間のセットアップ タイムとホールド タイムは、IOB でローカル クロックの反転が使用されている DDR 回路のデザインで特性化されています。図 3 またはアプリケーション ノート (Xilinx XAPP259) 『System Interface Timing Parameters』の図 7 を参照してください。

図 3 : ローカル反転を使用して DDR 回路を駆動
図 3 : ローカル反転で DDR 回路を駆動


- シングル クロックの SDR デザインの場合、クロックのローカル反転は必要ありません。
- DDR デザインの場合、クロックをローカル反転した場合に発生するデューティ サイクルのずれ (DCD) のほとんどを、追加のグローバル クロックと DCM の CLK180 出力を使用することで (または CLK90 を CLK270 と共に使用することで) 、セットアップ/ホールド ウィンドウから削除できることがあります。次の図に、この方法を示します。

図 4 : グローバル クロック DDR 回路
図 4 : グローバル クロック DDR 回路


TRCE では、図 3 と図 4 のような 2 つの回路は区別されません。そのため、次のようなデザインの場合、TRCE のタイミング レポートのデータシート セクションのピン間のセットアップ/ホールド値が不必要に大きくなります。

- 2 つのグローバル クロック (CLK0/CLK180 または CLK90/CLK270 出力) を使用する DDR デザイン
- シングル クロックを使用する SDR デザイン

これらのデザインの場合は、ピン間のセットアップ/ホールド タイムとスラック タイムの正しい値を求めるのに特性化済みの比例配分値を使用して手動計算します。

比例配分情報

Virtex-II Pro デバイスのピン間のセットアップ/ホールド値は、グローバル クロック回路を使用して再特性化されています。次の表に、ソース同期モードとシステム同期モードの DCM 設定に対する Virtex-II Pro デバイス ファミリの比例配分値 (Tprorate) を示します。

表 1 : システム同期モードの DCM の比例配分値
表 1 : システム同期モードの DCM の比例配分値

表 2 : ソース同期モードの DCM の比例配分値
表 2 : ソース同期モードの DCM の比例配分値


メモ : システム同期モードかソース同期モードかは、DCM 属性の DESKEW_ADJUST を使用して設定します。

DESKEW_ADJUST 属性の詳細は、次の資料を参照してください。
- ザイリンクス アプリケーション ノート (Xilinx XAPP259) 『System Interface Timing Parameters』
- 『Virtex-II Pro and Virtex-II Pro X FPGA User Guide』 http://japan.xilinx.com/support/documentation/virtex-ii_pro.htm
「Design Considerations」の章の「Digital Clock Manager (DCMs) 」を参照してください。

手動計算方法

TRCE でレポートされる特定のピンのセットアップ タイムを Tsetup、スラック タイムを Tslack、比例配分値を Tprorate とすると、正しいセットアップ タイムとスラック タイムは次の式で計算できます。

Tcorrect_slack = Tslack + Tprorate
Tcorrect_setup = Tsetup - Tprorate

例 :
前述の TRCE レポートの例には、制約セクションと「Data Sheet」のピン間のセットアップ/ホールド値セクションが含まれています。同じデザインを使用した場合、計算は次のようになります。

入力信号 SSRAM_DQ[0] :

SSRAM_DQ[0] の正しいスラック = 0.458 + 0.421 = 0.879ns
SSRAM_DQ[0] の正しいセットアップ = 2.042 - 0.421 = 1.621ns

ホールド タイムは変りません。

AR# 18079
日付 01/18/2010
ステータス アーカイブ
種類 一般
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